现今 IC 产业发展的趋势中，先进工艺一直扮演着先躯的角色，而先进工艺的特点除了组件缩小、相同面积可塞进更多的晶体管以外，还具有较快的反应时间，因此采用先进工艺的 IC 皆是应用在需要大量运算的产品类型上，比如手机处理器、绘图处理器、数据中心服务器或者采矿机，在台积电产品划分上也可明显看出此类 IC 在台积电营收有举足轻重的地位。图一即是 2021 年台积电 5 大产品类型的占比，其中高效能运算（High Performance Computing, HPC）的营收占比不仅达 37%，其成长率也高达 34%，现今的规模与未来的成长皆占有不少的份量，也透露出在失效分析上有其相当的需求性。
图一 2021 台积电各类产品应用营收占比与成长率（数据源：2021 台积电 Technology Symposium） |
先进工艺的 IC 还有其它几个结构与材料上的特点，比如电路设计的复杂程度、较大的 die size、采用先进的封装、立体的 FinFET 组件、特殊的 metal 与介电材质等等，相较于传统工艺的设计，再再地增加失效分析上的难度，借着新型分析机台的诞生与新分析技术的开发，闳康在先进工艺分析上获致极大的进展，以下将针对关键分析技术一一说明。
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SIL 高精密度亮点定位 |
Solid Immersion Lens（SIL）是一半球型高折射率的固态材料固定在镜头前方，拍摄时需贴附在样品上，其目的是在增加数值口径（Numerical Aperture, N.A.），即增加集光力，进而提高分辨率，达成先进工艺精密定位之要求，提升后续寻找缺陷的成功率。图二说明 SIL 之原理，借着半球型的 SIL 扩展了集光的角度，也就是增加了 N.A 值，另外从 spot size 的公式也可清楚地了解到，配备 SIL 的镜头具有较小的 spot size，可辨认更小的尺寸，因此传统镜头的物镜倍率只能到 100 倍，而 SIL 镜头的倍率可高达 350 倍，解析能力立刻比传统的定位方式提升 3.5 倍，图三即显示了此镜头的优异性，即便是 5nm 的产品，也可清楚地定位到单一组件。
 图二 SIL 的原理示意图，其中 spot size 公式中的 n 为折射率、λ 为波长、θ 为入射角 |
 图三 传统镜头与 SIL 镜头拍摄影像的比较（数据源：ThermoFisher Meridian Introduction） |
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研磨技术 |
1.手工研磨
在集成电路失效分析的流程中，定位完成后通常是进行去层的样品制备，随着工艺越来越小，金属介电层（inter-metal dielectric, IMD）也越来越薄，每一层的去除考验着人员的经验与细心，另外缓冲层氮化钽（TaN）与低介电常数介电层的使用造成了严重研磨的层差，使得观察范围变得非常狭窄，所幸靠着闳康研发团队的努力，已经研发出特殊化学配方可以解决层差的问题，让观察范围扩大几百 um 的大小，此不传之秘就像可口可乐的配方一样，锁在没人知道的地方。
2.自动研磨
晶背减薄在亮点定位上是常用的手法，尤其先进工艺的金属层高达十几层，不易由芯片正面测得亮点，而封装的方式也常采用覆晶式（flip-chip）的架构，再加上先进工艺的发光效率不若传统工艺，所以晶背亮点使用得非常频繁。当然晶背减薄在先进工艺上成为必经的样品制备手段，但是当晶背厚度到了 100um 以下时，芯片的翘曲（warpage）便会产生，研磨上的应力就易造成 die crack 的问题。闳康目前的自动研磨机台可以依芯片的翘曲程度自动调整，减少制备失败的风险、增加研磨的平坦度，更重要的是，此自动研磨机具有量测厚度的功能，可以精准控制厚度在 1um 的范围内。前文提及的 SIL 镜头对芯片厚度是有要求的，因此 SIL 镜头和自动研磨机是非常速配的组合，甚至未来到了需要用到晶背可见光定位技术的时候，芯片厚度必须到 5um 这么薄的厚度，此时更非自动研磨机不可了。除了应用于晶背研磨，其它诸如芯片正面与封装结构皆可运用，应用极其广泛。
 图四 各类型产品的自动研磨（数据源：X-prep Product Information Guide） |
3. P-FIB delayer
在芯片去层的方法中，除了手动研磨以外，P-FIB delayer（去层）是另外一种选择，P-FIB 是利用氙离子进行大范围的平面刻蚀，最大可达 200um x 200um，它除了可符合平坦度的要求以外，最重要的一点是它可降低积碳的现象。所谓积碳是指—样品在处理过程中会经过化学药剂和研磨液的处理，或者会受到一些微不可见的脏污，这些非样品本身的外来物主要是碳氢化合物的组成，即便清洁后多少会在芯片上残留，在 SEM 下经过电子束的照射，碳氢键结被打断，在样品上溅镀碳的污染物。这个非预期的溅镀层影响了观察不说，更会影响后文将提及的纳米探针（nano-probe）的接触，因此先进工艺中如果要进行 nano-probe 的话，P-FIB delayer 是绝对必要的一个步骤。
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图五 先进工艺利用 P-FIB delayer 的范围与显示的 via 层 |
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EBAC |
数字电路为了在测试时就能筛选出问题，会在电路上加进 DFT（design for test）的设计，经过此测试会得出可能的失效路径叫做 scan path，此缺陷可能产生在此路径上的任何位置，此路径经由 interconnect 即 metal / via 的走线传递讯号，传统上通常会采取逐层去除、逐层观察的方式找出缺陷，可想而知，这种土法炼钢的方式随着观察区域变大、线径缩小，成功率将变得惨不忍睹。
为了成功定出确切的缺陷位置，最有效的方式为在动态测试时进行亮点定位，最常见的有 LVP（laser voltage probing）与 TRE（time-resolved emission），但此类验证方式对大多数公司来说花费昂贵，并不是个经济的方法，而 EBAC 既然可以显示出 interconnect 的绕线路径，那么此技术就有可能找出绕线的缺陷，抓出 scan fail 的故障真因。因此，如果能从测试中先找出有问题的讯号，即可利用 EBAC 在此讯号对应到的 metal line 上扎针，定位出可能的缺陷位置，在数字电路上的失效分析不失为一项利器，尤其是更先进的工艺上。
 图六 EBAC 可以显示与扎针处相连如迷宫般的 metal 走线（interconnect） |
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EBIRCH |
EBIRCH 的全名为 Electron Beam Induced Resistance Change，它跟 OBIRCH 的差别在于其激发源为电子束，而非红外光，除此之外原理皆相同，从此便可了解到既然是以电子束为激发源，那么其分辨率就比 OBIRCH 来得优异。 OBIRCH 是下针在 die PAD，进行芯片里缺陷的定位，此时还不知道缺陷在何处；而 EBIRCH 必须事先知道有问题的讯号线，才可下针在对应的 metal line 或 via / contact 上，在此前提下可定出精准的缺陷位置，与 layout 搭配判断后，即可继续进行样品置备与物性的观察了。
 图七 经由 nano-probe 确认 gate short to source 后， EBIRCH 成功定位出缺陷位置 |
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Nano-probe |
在去层到底层后，有时还找不到缺陷，深怕继续下去看不到失效点，平白浪费一个样品吗？那么使用 nano-probe 直接量测组件的电性行为，确认漏电路径后便可轻松拟定后续的 PFA 步骤。Nano-probe 在 SRAM cell 的量测也是不可或缺的工具，虽说直接以 plan-view TEM 查找缺陷是个快捷的路径，但以闳康在 FinFET SRAM 分析将近百颗的经验，有不少的案例是 P-V TEM 不易看出的，此时藉助 nano-probe 电性的量测才能判断出异常的位置，进而做出正确截面位置的选择。
Nano-probe 有两种机型，分别是 AFM-based 与 SEM-based，闳康在 AFM-based nano-probing 经营多年，累积了丰富的经验，已积存了非常可观的 nano-probing + PFA 分析数据库。目前量测到 12nm FinFET 的成功率几乎是百分之百，以 AFM-based nano-probe 量测的好处是操作效率高，没有电荷累积造成电性飘移的问题，对大多数公司来说仍是首选的机台。随着工艺演进到 7nm 以下，AFM-based nano-probe 面临到机台的极限，此时 SEM-based nano-probe 便派上用场了！目前闳康与各国际大厂合作，已然量测到 5nm 的产品，为其它想要进入 7nm / 5nm 工艺领域的厂商铺垫了稳固的基石。
 图八 12nm FinFET SRAM 的量测 |
 图九 7nm FinFET SRAM 的量测 |
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图十 7nm FinFET SRAM 的量测结果 |
图十一 电路特性量测 |
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3D TEM |
由于 FinFET 组件过小，即便已确认缺陷所在位置，也无法用 FIB 边切边找缺陷的方式来进行，一方面是分辨率的问题，另一方面也可能是缺陷过小而有所遗漏，因此较适合利用高分辨率 TEM 来观察。以 TEM 观察的方式会分成两步骤，第一是先执行 P-V TEM 做大范围的观察与确认缺陷位置，第二才是针对可疑的缺陷执行 X-S TEM，虽然分了两道工序，但是大大地提高了分析成功率。此两步骤的 TEM 观察法既观察到了平面，也检视了截面，故称之为 3D TEM，此法大量地运用在 FinFET 工艺上，是整道 total-solution FA 的最后关键。
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图十二 左图为 FinFET 的平面示意图，以 P-V TEM 观察后，选定好切面的位置再转切 X-S TEM，右图为 X 方向的切面示意图，目的主要是观察 gate oxide 的问题 |
