在IC的设计制造流程中，研发后流片（tape-out）的产品需要做功能性的验证，确认是否符合测试的标准，但往往会有性能的差异，甚至是功能上的缺陷，此时就必须进行设计调试（design debug）找出问题点，进行设计的改版，重新生产，这整个流程就形成一个循环，越快找到问题，就能加快产品上市的时间(time to market)。随着产品越趋复杂，重新改版新光刻板再到生产制造到有个成品出来是非常耗时的，如果能节省设计调试（design debug）的时间，那便可以缩短整个工程品到量产的时间，而设计调试（design debug）有许多方式，从测试、模拟、失效分析再到电路修补(circuit repair)，工程端会花费不少精力在确认问题点，以确保下次的改版产品可以达到期望的性能，其中电路修补几乎是所有研发工程师皆会运用的手段，借由电路修改可省略重作光刻版和初次试作的研发成本，这样的运作模式对缩短研发到量产的时间绝对有效，同时节省大量研发费用，让客户的产品在研发上更具有时效性与竞争力(图一)。本篇文章即是描述电路修补的原理与注意事项，方便研发工程师在提出电路修补的需求时，能与接件工程师进行有效且有效率的沟通。
|
图一 从电路设计、产品制造、验证、找出设计问题再到改版的流程图，越快解决问题，就能缩短上市时间，抢得市场先机 |
FIB电路修补又叫做电路编辑(circuit edit)，一般简称FIB， 是一种针对IC上的layout进行修改而研发的一种仪器。FIB机台有许多功能，包括应用在结构或故障分析上的局部截面观察与TEM样品制备，为免混淆，还是建议在委案时说明要执行电路修补，而非单单只说FIB。电路修补使用的机型是属于单束(single beam)，意思是使用离子束(Ion Beam)进行离子撞击移除表面物质当做线路切割的工具，如果要进行线路连接，则必须镀金属层，如钨，将两条以上的金属线连接起来，此时还必须搭配W(CO)6的气体，在经过Ga+ 离子束分解后便可达成钨的镀层(图二)。
|
图二 方案 1 line 1 cut 代表进行一条metal的切断与两条metal的连接，连接的金属材质为钨 |
电路修补的流程会先由客户端内部讨论出需要修改的位置后提供方案与制程，方案内容包含需要进行线路切割与连接的平面位置与金属层次，并视情况决定是否需要客户提供GDS档案，一般来说如果从样品表面无法清楚的辨别线路，即需要GDS进行自动巡航至正确位置，以降低执行的失败率(图三)，考虑到资安风险，可提供局部GDS档案(图四)，样品制作完成后如后续无需求，则执行单位会将档案删除。执行单位收到需求后需与委案客户进行案件的讨论与评估，提供所需工时与方案良率，必要时可就方案进行修正以提高施作的成功率，待双方确认没问题后即会进入执行排程中，完成后送回给客户进行测试以验证方案是否成功。
|
图三 GDS layout与样品表面对齐后，以坐标找出正确的位置进行线路修补施作
图四 客户提供的GDS需包含四个角落位置以进行校正，和线路修补施作位置与层次的GDS，不会透漏客户机密讯息 |
执行电路修补的过程中所需要的时间与良率都会因为样品的制程、方案难易度、样品信息完整度上而有所不同，执行的手法、技术都需要时时刻刻依照当下执行的状况实时做调整，因此依靠的不仅仅是先进的仪器设备，还需要具有相当经验的工程师才有办法面对并解决各种突发状况，进而达到客户期望的结果。
目前线路修补除了一般从IC正面(front-side)进行以外，随着目前制程与封装技术的改变也提供了以下服务 :
- Backside CKT的分析服务: 如flip-chip封装需要从IC 晶背的位置进行电路修补，目前以5nm~28nm制程的样品居多，此部份闳康科技配备最新的Centrios机台，工程师资历完整，整体良率可达90%以上(图五)。
图五 Backside 线路修补范例 - N-wire外部引线: 针对需要量测的讯号以线路编辑的方式将讯号引出至IC表面，再以一般焊线将讯号引至IC脚位，如此便可在机台上进行动态量测，有别于传统制作十字压点（PAD）后点针观察示波器的方式更富弹性(图六)。
图六 N-wire可将芯片内部讯号引出进行量测
- CSP去球与重新植球服务: 假设需要线路修补的位置是在锡球的下方，可以将锡球移除后执行，完成后再将锡球植回，不影响后续测试(图七)。
图七 锡球下执行线路修补的各阶段照片
随着工艺技术越来越先进，电路修补的难度也愈趋提高，因此在良率的维持与提升是非常关键的因素，也是维系客户的不二法门，也因此，闳康在设备的投资以及人才培训上都是不遗余力的在进行，内部的技能升等与教育训练皆按着既定的流程与时程在持续着，跟着整个半导体产业一起进步，做到精确而且准确、效率而且有效！就像闳康的创业初衷一样，The Best R&D Partner！
