先进晶体管技术与发展趋势
刘致为 特聘/讲座教授
台湾大学 电子工程学研究所
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随着传统半导体尺寸的微缩，晶体管的栅极长度(gate length)也逐渐缩小。为了评估半导体芯片制作技术，传统上常使用晶体管的栅极线宽作为指标，因为栅极线宽越小，代表晶体管越小，相同尺寸的芯片就能容纳更多的晶体管，进而意味着功能越多、效能越好。然而，实际上栅极长度和技术节点的数值并不相等，且在22纳米技术节点之后，栅极长度会大于技术节点的数值(图一)。随着晶体管尺寸的进一步缩小，传统的微缩方式逐渐接近其物理极限。单纯依循摩尔定律的尺寸微缩已无法提供如预期的效能成长。自22纳米技术节点(Intel)和16纳米技术节点(台积电)开始，胡正明院士团队提出的鳍式晶体管(FinFET)开始被业界所采用，三维晶体管也成为现今先进半导体的主流结构。现今的工艺技术节点名称概念上通常是前一代制程尺寸再乘上0.7，代表晶体管所占面积减半，因此在相同大小的芯片上，晶体管密度将提高一倍。然而，随着时代的演进，单纯使用栅极线宽已经无法真正评估芯片的效能，并且各公司的工艺名称也不再是以栅极线宽命名。因此，目前新闻中经常出现的制程尺寸，如5纳米或3纳米，更像是代表技术节点的进步和晶体管密度提升的指针，而不是真实的栅极线宽。晶体管尺寸以CPP (Contact Poly Pitch)代表，CPP是gate length、2 spacer (2LSP)和S/D长度的总和(图二) [1]
图一：晶体管技术节点(Technology Node)与栅极长度(Gate Length)之关系图。 |
图二：晶体管CPP (Contact Poly Pitch)示意图[1]。 |
除了增加晶体管的驱动电流以提升芯片运算效能之外，降低芯片的耗能(power consumption)也是非常重要的方向，降低芯片的耗能有助于延长行动智能装置的使用时间，提高装置的续航力。其中，芯片工作电压(VDD)的微缩是有效降低晶体管运作所带来的耗能的方法，当晶体管运作时而产生的动态功率(dynamic power, CVDD2f)能够随着工作电压的微缩而降低消耗；而晶体管处于非工作状态下产生的电流则称为漏电流(IOFF)，由漏电流所造成的静态功率(static power, VDDIOFF)同样能够随着工作电压的减少而降低消耗。因此，随着技术节点的发展，芯片工作电压也要随着微缩(图三)。然而，在传统的微缩方式后，工作电压的微缩已经趋近平缓，甚至停留在0.75V。因此，新技术的采用将工作电压微缩持续推进是重中之重，以实现更低的功耗。从电流公式
可以看出，在固定的ION下，若
变大，可由高载子迁移率通道(high mobility channels, 
)、高介电系数栅极介电层(high-κ gate dielectric, 
)、高层数堆栈信道(highly stacked channels, n )所达成，则
变小，即VDD可有效微缩，使得晶体管功耗变小(CVDD2f, C是电容、f是频率)；另外固定的ION下，若电流开关比(ION/IOFF ratio)变大，可由极薄通道(ultrathin body)所达成，即IOFF变小，使得静态功率(VDDIOFF)变小。
 图三：工作电压(VDD)、栅极长度(Lg)与技术节点(Technology Node)之关系图。 |
从2纳米技术节点开始，晶体管之架构已从鳍式晶体管转变为栅极环绕式堆栈纳米片(GAA stacked nanosheets)，栅极环绕式晶体管具有比鳍式晶体管更好的栅极控制能力，能有效增加通道的控制能力与维持短通道效应的抑制。根据IMEC的组件蓝图(图四) [2]，栅极环绕式晶体管将会持续使用四个技术节点(N2、A14、A10、A7)，并于A5技术节点开始采用互补式堆栈晶体管(CFET)，透过晶体管的垂直堆栈，达到尺寸微缩的主要目的，持续推进摩尔定律，在A2技术节点将原子级通道(atomic channel)整合入互补式堆栈晶体管。为了使堆栈纳米片能够持续使用，着重研究于整合新技术的进阶版堆栈纳米片(nanosheet extensions)，其中包含高载子迁移率之信道、高层数堆栈信道、高介电系数栅极介电层。台积电于2019 IEDM中展示了高迁移率通道之鳍式晶体管并用在5纳米技术节点[3]，其通道材料为硅锗(SiGe) [4]，与硅信道组件相比，在相同漏电流下，可提供更高的晶体管驱动电流。在堆栈信道方面，Intel 20A技术节点采用四层堆栈信道的nanoribbons (信道形状与nanosheets相似) [5]，台积电在2021 ISSCC展示三层堆栈信道的nanosheets作为2纳米技术节点之晶体管结构[6]，CEA-Leti在2020 VLSI展示七层堆栈硅信道nanosheets [7]，本研究团队于2021 VLSI展示八层堆栈Ge0.75Si0.25 nanosheets与七层堆栈Ge0.95Si0.05 nanowires [8]，获选2021 VLSI Highlight Paper，并获国际顶尖期刊Nature Electronics Research Highlight报导[9]。
 图四：IMEC的晶体管结构蓝图[2]。 |
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为了使相同占地面积(footprint)下提供更大的晶体管驱动电流，本研究团队持续增加信道堆栈数目，透过优化多层数锗硅/锗外延层(epilayers)与合适之蚀刻选择比等向性湿式刻蚀(wet etching)工艺，成功制备出十六层堆栈Ge0.95Si¬0.05 nanowires (图五左)，其晶体管拥有纪录之驱动电流(在VOV=VDS=0.5V时达到9400μA/μm per footprint)。为了进一步提升晶体管效能，利用两步骤之湿式刻蚀工艺，成功制备无寄生通道(parasitic channel)之十二层堆栈Ge0.95Si¬0.05 nanowires(图五右)，其晶体管有效降低次临界摆幅(SS)与漏电流，其研究成果发表于国际期刊Nature/Communications Engineering [10]。目前台大乃是业界以外，长期能研发多层堆栈信道晶体管的大学，也成为学界与业界接轨的重要桥梁。 |
 图五： 本研究团队发表之(左)十六层堆栈Ge0.95Si0.05 nanowires。(右)无寄生信道之十二层堆栈Ge0.95Si0.05 nanowires [10]。 |
为了提升晶体管驱动电流，除了提升信道之堆栈层数，增加栅极堆栈(gate stack)中的介电层之介电系数也可有效增加驱动电流，同时可减少信道堆栈数目来降低制程之难度。采用等离子辅助原子层沉积(PEALD) HfxZryO2介电层，通过优化Hf和Zr浓度以达到高介电系数，本研究团队成功整合Hf0.2Zr0.8O2高介电系数(κ=47)介电层于八层堆栈Ge0.95Si0.05 nanowires (图六左)与nanosheets(图六右)，其研究成果发表于2023 VLSI [11]。Nanowires与nanosheets在VOV=VDS=0.5V时分别具有9200μA/μm per footprint与360μA per stack之驱动电流(其中nanosheets拥有纪录之驱动电流)。此外，透过模拟确认HZO在[Zr]=80%可拥有介电系数之峰值，并模拟验证高介电系数栅极堆栈结合高层数堆栈信道能有效降低栅迟延(gate delay)。
 图六： 本研究团队发表之整合Hf0.2Zr0.8O2高介电系数介电层于(左)八层堆栈Ge0.95Si0.05 nanowires。(右)八层堆栈Ge0.95Si0.05 nanosheets [11]。©2023 JSAP |
锗硅(GeSi)、锗(Ge)、锗锡(GeSn)等锗基材料，具有优于硅的载子迁移率，可增加晶体管的驱动电流，并且与现今业界的硅半导体工艺技术有良好的兼容性，具有成为下世代通道材料的潜力。其他非硅基的新颖材料，例如氧化物半导体(Oxide Semiconductor)与二维材料(2D material)作为晶体管通道使用的研究近年来广泛进行，其中二维材料因为单层原子的特性，许多人对其微缩的潜力寄予厚望，在Nature、IEDM、VLSI上皆有相关的论文探讨。然而，二维材料面临了大面积高质量的晶圆成长技术挑战，以及高接触电阻、低电流等诸多问题。二维材料在组件工艺上难与业界成熟之硅基材料兼容，在组件效能的表现上也较四族材料晶体管有差距。对于n型晶体管而言，大多氧化物半导体与二维材料晶体管呈现负的threshold voltage (VT)以及相当大的overdrive voltage (VOV)(图七上) [12]，是无法应用于先进IC当中的。此外对于p型晶体管而言，大多氧化物半导体与二维材料晶体管仍呈现相当大的VOV，同样难以应用于先进IC当中(图七下)。相较于氧化物半导体与二维材料，高载子迁移率四族材料在低VOV的条件下仍然可以拥有较高的驱动电流。
 图七：四族材料、氧化物半导体及二维材料之(上) n 型晶体管[12] © IEEE与(下)p型晶体管之电流与VOV比较图。 |
根据IMEC的组件蓝图 (图四) [2]，在A5技术节点(2032年)引入互补式堆栈晶体管(CFET)。互补式堆栈晶体管比起水平摆放的晶体管可以减少反相器(inverter)单元的占地面积，最大可将反相器单元面积缩减至一半(图八) [4]，可提升单位面积内的晶体管数目，增加运算效能，持续推进技术节点，成为研究上的重要题目。业界也积极开发互补式堆栈晶体管，为接替堆栈纳米片的下一个晶体管架构做准备。在2023 IEDM中，Intel (图九上左) [13]、Samsung (图九上右) [14]以及台积电(图九下) [15]皆发表在互补式堆栈晶体管的研究发展成果。
 图八：互补式堆栈晶体管示意图，进一步减少反相器单元的占地面积(最多可减少至原先面积的一半) [4]。
图九： (上左)Intel发表之互补式堆栈晶体管[13]。© IEEE (上右) Samsung发表之互补式堆栈晶体管[14]。© IEEE (下)台积电发表之互补式堆栈晶体管[15]。© IEEE |
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本研究团队成功开发将用于0.5nm (5Å)世代的互补式堆栈晶体管结构，将n型与p型纳米片晶体管进行垂直方向的堆栈(图十)并且组成反相器结构成功量测反相器特性。并藉由三维单芯片整合(3D monolithic stacking)的方式，透过外延成长底层晶体管之信道层、中间之牺牲层以及上层晶体管之通道层，过程中不需要晶圆接合(wafer bonding)的技术，能够简化制程复杂度并降低晶圆成本，其中利用高迁移率锗硅信道作为互补式堆栈晶体管中之n型与p型纳米片以提高效能。在晶体管堆栈的结构中，晶体管之间良好的绝缘(isolation)才能确保晶体管各自能够独立操作而不会互相影响。本研究团队采用多层P/N 接面作为堆栈晶体管之间的电性隔绝，不需要复杂的源极/漏极再生长(S/D regrowth)工艺并且能够取代绝缘层沉积得以有效化简组件制作流程。相关成果已发表于2022 IEDM国际研讨会[16]。 |
 图十： 本研究团队发表之锗硅信道互补式堆栈晶体管，将p型纳米片晶体管垂直堆栈于n型纳米片晶体管之上构成反相器单元[16]。© IEEE |
本研究团队基于单芯片互补式堆栈晶体管结构开发经验，进一步优化工艺，达成世界首颗单芯片堆栈整合异质锗锡与锗硅纳米片之互补式堆栈晶体管(图十一)。透过外延成长底层锗硅纳米片晶体管之通道层、中间之牺牲层以及上层锗锡纳米片晶体管之通道层，过程中不需要晶圆接合即可达成异质锗锡与锗硅通道之整合。并且藉由锗锡与锗硅通道之间的能带偏移(band alignment)，仅使用单一种金属功函数栅极堆栈即完成VT匹配的反相器(图十二)，无须采用高深宽比双金属功函数栅极堆栈之复杂工艺。异质锗锡与锗硅信道互补式堆栈晶体管相较于VT不匹配的锗硅信道互补式堆栈晶体管能够拥有更好的反相器特性。此外也整合高介电常数之Hf0.2Zr0.8O2栅极介电层，能有效提升互补式堆栈晶体管之效能。相关成果已发表于2023 IEDM国际研讨会[17]。
 图十一：本研究团队发表的异质锗锡与锗硅信道互补式堆栈晶体管，成功将p型锗锡纳米片垂直堆栈于n型锗硅纳米片之上并构成反相器单元[17]。© IEEE
图十二： 藉由异质锗锡与锗硅通道之间的能带偏移可完成VT匹配之反相器[17]。© IEEE |
依照现有的研发状况，二维材料要取代硅基，成为主流技术，仍需要很多很多的努力。
Reference:
[1] Jin Cai, “CMOS Device Technology For the Next Decade,” IEEE Symposia on VLSI Technology and Circuits (VLSI), SC1-1, 2021.
[2] “20-year semiconductor roadmap” [Online] https://www.imec-int.com/en/articles/20-year-roadmap-tearing-down-walls
[3] G. Yeap et al., “5nm CMOS Production Technology Platform featuring full-fledged EUV, and High Mobility Channel FinFETs with densest 0.021μm2 SRAM cells for Mobile SoC and High Performance Computing Applications,” IEEE International Electron Devices Meeting (IEDM), pp. 879-882, 2019.
[4] Y. -J. Mii, "Semiconductor Innovations, from Device to System," 2022 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), 2022, pp. 276-281.
[5] “Intel Accelerated” [Online] https://download.intel.com/newsroom/2021/client-computing/Intel-Accelerated-2021-presentation.pdf
[6] Mark Liu, “Unleashing the Future of Innovation,” 2021 IEEE International Solid-State Circuits Conference (ISSCC), Plenary Session 1.1, 2021.
[7] S. Barraud et al., “7-Levels-Stacked Nanosheet GAA Transistors for High Performance Computing,” IEEE Symposia on VLSI Technology and Circuits (VLSI), TC1.2, 2020.
[8] Y.-C. Liu et al., “First Highly Stacked Ge0.95Si0.05 nGAAFETs with Record ION = 110 μA (4100 μA/μm) at VOV=VDS=0.5V and High Gm,max = 340 μS (13000 μS/μm) at VDS=0.5V by Wet Etching,” IEEE Symposia on VLSI Technology and Circuits (VLSI), T15-2, 2021.
[9] S. Thomas, “Germanium nanowire transistors stack up,” Nature Electronics, Vol. 4, July 2021, 452.
[10] Y.-R. Chen et al., “Fabrication and performance of highly stacked GeSi nanowire field effect transistors,” Communications Engineering, 2, 77, 2023.
[11] Y.-C. Liu et al., “Extremely High- Hf0.2Zr0.8O2 Gate Stacks Integrated into Ge0.95Si0.05 Nanowire and Nanosheet nFETs Featuring Respective Record ION per Footprint of 9200μA/μm and Record ION per Stack of 360μA at VOV=VDS=0.5V,” IEEE Symposia on VLSI Technology and Circuits (VLSI), T16-4, 2023.
[12] W.-J. Chen et al., “Extremely High-κ Hf0.2Zr0.8O2 Gate Stacks Integrated Into Eight Stacked Ge0.95Si0.05 Nanowires and Nanosheets nFETs to Boost ION,” IEEE Transactions on Electron Devices, 70, 12, 2023.
[13] M. Radosavljević et al., “Demonstration of a Stacked CMOS Inverter at 60nm Gate Pitch with Power Via and Direct Backside Device Contacts,” IEEE International Electron Devices Meeting (IEDM), 29-2, 2023.
[14] J. Park et al., “First demonstration of 3-dimensional stacked FET with top/bottom source-drain isolation and stacked n/p metal gate,” IEEE International Electron Devices Meeting (IEDM), 29-4, 2023.
[15] S. Liao et al., “Complementary Field-Effect Transistor (CFET) Demonstration at 48nm Gate Pitch for Future Logic Technology Scaling,” IEEE International Electron Devices Meeting (IEDM), 29-6, 2023.
[16] C.-T. Tu et al., “First Demonstration of Monolithic 3D Self-aligned GeSi Channel and Common Gate Complementary FETs by CVD Epitaxy Using Multiple P/N Junction Isolation,” IEEE International Electron Devices Meeting (IEDM), pp.479-482, 2022.
[17] C.-T. Tu et al., “First Demonstration of Monolithic Self-aligned Heterogeneous Nanosheet Channel Complementary FETs with Matched VT by Band Alignments of Individual Channels,” IEEE International Electron Devices Meeting (IEDM), 29-5, 2023.
