現今 IC 產業發展的趨勢中，先進製程一直扮演著先軀的角色，靠著台灣護國神山台積電獨步全球的研發能力，使得摩爾定律得以延續。而先進製程的特點除了元件縮小、相同面積可塞進更多的電晶體以外，還具有較快的反應時間，因此採用先進製程的 IC 皆是應用在需要大量運算的產品類型上，比如手機處理器、繪圖處理器、資料中心伺服器或者採礦機，在台積電產品劃分上也可明顯看出此類 IC 在台積電營收有舉足輕重的地位。圖一即是 2021 年台積電 5 大產品類型的佔比，其中高效能運算（High Performance Computing, HPC）的營收佔比不僅達 37%，其成長率也高達 34%，現今的規模與未來的成長皆佔有不少的份量，也透露出在失效分析上有其相當的需求性。
圖一 2021 台積電各類產品應用營收佔比與成長率（資料來源：2021 台積電 Technology Symposium） |
先進製程的 IC 還有其它幾個結構與材料上的特點，比如電路設計的複雜程度、較大的 die size、採用先進的封裝、立體的 FinFET 元件、特殊的 metal 與介電材質等等，相較於傳統製程的設計，再再地增加失效分析上的難度，藉著新型分析機台的誕生與新分析技術的開發，閎康在先進製程分析上獲致極大的進展，以下將針對關鍵分析技術一一說明。
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SIL 高精密度亮點定位 |
Solid Immersion Lens（SIL）是一半球型高折射率的固態材料固定在鏡頭前方，拍攝時需貼附在樣品上，其目的是在增加數值口徑（Numerical Aperture, N.A.），即增加集光力，進而提高解析度，達成先進製程精密定位之要求，提升後續尋找缺陷的成功率。圖二說明 SIL 之原理，藉著半球型的 SIL 擴展了集光的角度，也就是增加了 N.A 值，另外從 spot size 的公式也可清楚地了解到，配備 SIL 的鏡頭具有較小的 spot size，可辨認更小的尺寸，因此傳統鏡頭的物鏡倍率只能到 100 倍，而 SIL 鏡頭的倍率可高達 350 倍，解析能力立刻比傳統的定位方式提升 3.5 倍，圖三即顯示了此鏡頭的優異性，即便是 5nm 的產品，也可清楚地定位到單一元件。
 圖二 SIL 的原理示意圖，其中 spot size 公式中的 n 為折射率、λ 為波長、θ 為入射角 |
 圖三 傳統鏡頭與 SIL 鏡頭拍攝影像的比較（資料來源：ThermoFisher Meridian Introduction） |
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研磨技術 |
1.手工研磨
在積體電路失效分析的流程中，定位完成後通常是進行去層的樣品製備，隨著製程越來越小，金屬介電層（inter-metal dielectric, IMD）也越來越薄，每一層的去除考驗著人員的經驗與細心，另外緩衝層氮化鉭（TaN）與低介電常數介電層的使用造成了嚴重研磨的層差，使得觀察範圍變得非常狹窄，所幸靠著閎康研發團隊的努力，已經研發出特殊化學配方可以解決層差的問題，讓觀察範圍擴大幾百 um 的大小，此不傳之秘就像可口可樂的配方一樣，鎖在沒人知道的地方。
2.自動研磨
晶背減薄在亮點定位上是常用的手法，尤其先進製程的金屬層高達十幾層，不易由晶片正面測得亮點，而封裝的方式也常採用覆晶式（flip-chip）的架構，再加上先進製程的發光效率不若傳統製程，所以晶背亮點使用得非常頻繁。當然晶背減薄在先進製程上成為必經的樣品製備手段，但是當晶背厚度到了 100um 以下時，晶片的翹曲（warpage）便會產生，研磨上的應力就易造成 die crack 的問題。閎康目前的自動研磨機台可以依晶片的翹曲程度自動調整，減少製備失敗的風險、增加研磨的平坦度，更重要的是，此自動研磨機具有量測厚度的功能，可以精準控制厚度在 1um 的範圍內。前文提及的 SIL 鏡頭對晶片厚度是有要求的，因此 SIL 鏡頭和自動研磨機是非常速配的組合，甚至未來到了需要用到晶背可見光定位技術的時候，晶片厚度必須到 5um 這麼薄的厚度，此時更非自動研磨機不可了。除了應用於晶背研磨，其它諸如晶片正面與封裝結構皆可運用，應用極其廣泛。
 圖四 各類型產品的自動研磨（資料來源：X-prep Product Information Guide） |
3. P-FIB delayer
在晶片去層的方法中，除了手動研磨以外，P-FIB delayer（去層）是另外一種選擇，P-FIB 是利用氙離子進行大範圍的平面蝕刻，最大可達 200um x 200um，它除了可符合平坦度的要求以外，最重要的一點是它可降低積碳的現象。所謂積碳是指—樣品在處理過程中會經過化學藥劑和研磨液的處理，或者會受到一些微不可見的髒污，這些非樣品本身的外來物主要是碳氫化合物的組成，即便清潔後多少會在晶片上殘留，在 SEM 下經過電子束的照射，碳氫鍵結被打斷，在樣品上濺鍍碳的污染物。這個非預期的濺鍍層影響了觀察不說，更會影響後文將提及的奈米探針（nano-probe）的接觸，因此先進製程中如果要進行 nano-probe 的話，P-FIB delayer 是絕對必要的一個步驟。
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圖五 先進製程利用 P-FIB delayer 的範圍與顯示的 via 層 |
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EBAC |
數位電路為了在測試時就能篩選出問題，會在電路上加進 DFT（design for test）的設計，經過此測試會得出可能的失效路徑叫做 scan path，此缺陷可能產生在此路徑上的任何位置，此路徑經由 interconnect 即 metal / via 的走線傳遞訊號，傳統上通常會採取逐層去除、逐層觀察的方式找出缺陷，可想而知，這種土法煉鋼的方式隨著觀察區域變大、線徑縮小，成功率將變得慘不忍睹。
為了成功定出確切的缺陷位置，最有效的方式為在動態測試時進行亮點定位，最常見的有 LVP（laser voltage probing）與 TRE（time-resolved emission），但此類驗證方式對大多數公司來說花費昂貴，並不是個經濟的方法，而 EBAC 既然可以顯示出 interconnect 的繞線路徑，那麼此技術就有可能找出繞線的缺陷，抓出 scan fail 的故障真因。因此，如果能從測試中先找出有問題的訊號，即可利用 EBAC 在此訊號對應到的 metal line 上扎針，定位出可能的缺陷位置，在數位電路上的失效分析不失為一項利器，尤其是更先進的製程上。
 圖六 EBAC 可以顯示與扎針處相連如迷宮般的 metal 走線（interconnect） |
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EBIRCH |
EBIRCH 的全名為 Electron Beam Induced Resistance Change，它跟 OBIRCH 的差別在於其激發源為電子束，而非紅外光，除此之外原理皆相同，從此便可了解到既然是以電子束為激發源，那麼其解析度就比 OBIRCH 來得優異。 OBIRCH 是下針在 die PAD，進行晶片裡缺陷的定位，此時還不知道缺陷在何處；而 EBIRCH 必須事先知道有問題的訊號線，才可下針在對應的 metal line 或 via / contact 上，在此前提下可定出精準的缺陷位置，與 layout 搭配判斷後，即可繼續進行樣品置備與物性的觀察了。
 圖七 經由 nano-probe 確認 gate short to source 後， EBIRCH 成功定位出缺陷位置 |
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Nano-probe |
在去層到底層後，有時還找不到缺陷，深怕繼續下去看不到失效點，平白浪費一個樣品嗎？那麼使用 nano-probe 直接量測元件的電性行為，確認漏電路徑後便可輕鬆擬定後續的 PFA 步驟。Nano-probe 在 SRAM cell 的量測也是不可或缺的工具，雖說直接以 plan-view TEM 查找缺陷是個快捷的路徑，但以閎康在 FinFET SRAM 分析將近百顆的經驗，有不少的案例是 P-V TEM 不易看出的，此時藉助 nano-probe 電性的量測才能判斷出異常的位置，進而做出正確截面位置的選擇。
Nano-probe 有兩種機型，分別是 AFM-based 與 SEM-based，閎康在 AFM-based nano-probing 經營多年，累積了豐富的經驗，已積存了非常可觀的 nano-probing + PFA 分析資料庫。目前量測到 12nm FinFET 的成功率幾乎是百分之百，以 AFM-based nano-probe 量測的好處是操作效率高，沒有電荷累積造成電性飄移的問題，對大多數公司來說仍是首選的機台。隨着製程演進到 7nm 以下，AFM-based nano-probe 面臨到機台的極限，此時 SEM-based nano-probe 便派上用場了！目前閎康與各國際大廠合作，已然量測到 5nm 的產品，為其它想要進入 7nm / 5nm 製程領域的廠商鋪墊了穩固的基石。
 圖八 12nm FinFET SRAM 的量測 |
 圖九 7nm FinFET SRAM 的量測 |
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圖十 7nm FinFET SRAM 的量測結果 |
圖十一 電路特性量測 |
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3D TEM |
由於 FinFET 元件過小，即便已確認缺陷所在位置，也無法用 FIB 邊切邊找缺陷的方式來進行，一方面是解析度的問題，另一方面也可能是缺陷過小而有所遺漏，因此較適合利用高解析度 TEM 來觀察。以 TEM 觀察的方式會分成兩步驟，第一是先執行 P-V TEM 做大範圍的觀察與確認缺陷位置，第二才是針對可疑的缺陷執行 X-S TEM，雖然分了兩道工序，但是大大地提高了分析成功率。此兩步驟的 TEM 觀察法既觀察到了平面，也檢視了截面，故稱之為 3D TEM，此法大量地運用在 FinFET 製程上，是整道 total-solution FA 的最後關鍵。
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圖十二 左圖為 FinFET 的平面示意圖，以 P-V TEM 觀察後，選定好切面的位置再轉切 X-S TEM，右圖為 X 方向的切面示意圖，目的主要是觀察 gate oxide 的問題 |
