積體電路的晶圓製造工程，在西元 2000 年以後從 0.13 μm 步入 90 nm、65 nm、45 nm、32 nm，一路以來的閘極尺寸縮小和金屬導線材料由 Al 轉為 Cu ，可以有效的提高元件運作速度和晶片效能；但是進一步縮小製程技術到 28 nm 和 20 nm，閘極介電層材料的改變帶來了更好的電性功能表現，取代了傳統的複晶閘極（Poly-Si Gate）和金屬矽化物閘極（Metal Salicide Gate），演變成高介電常數的金屬閘極（High-K Metal Gate）。
這類金屬閘極和高介電常數的絕緣氧化物都是多元素交錯沉積的層狀結構，其中每層材料的厚度極薄，通常都在 1-2 nm 以下，因此在層狀厚度、介面平整度和成份鑑定上變成極度困難，挑戰各種分析技術解析度的極限。
另外場效電晶體也由二維的進入到三維的結構，以控制元件漏電及增大啟動時的電流。下圖以目前市售的 22 nm 和 40 nm IC 為例，展示典型的平面式 HKMG 及鰭式場效電晶體的結構分析的實例。
市售 IC 的橫截面 TEM 影像 (a) 40 nm 平面式 HKMG (b) 電晶體的 EDX 線掃描成份分析 (c) 後段 ( BEOL ) 金屬導線與介電層 (d) 後段的各金屬層和其間介電層的 EDX 線掃描成份分析 (e) Intel 22 nm FinFET，使用 HKMG 製程 |
