先進封裝當道！3D IC全介金屬化合物銲點 最新發展｜杜正恭教授 國立清華大學材料科學工程學系

先進封裝技術發展已成為推動半導體產業成長的最大動能，由於半導體線寬縮微已逼近物理極限、且製造成本持續飆升，單就追逐摩爾定律，來獲取電晶體數量的增加，已無法有效降低成本、提高利潤。因此，全球晶圓代工大廠的發展重心，逐漸從過去追求更先進的晶圓製程，轉向封裝技術的創新。目前已有許多知名大廠例如 Intel、TSMC、ASE、Samsung 等，正在加大對先進封裝的投資。根據最新市場研究資料預估，2020 至 2026 年間，先進封裝市場將以複合年成長率 7.9％ 大幅增長，而在 2025 年以前，全球營收有機會超越 420 億美元的規模。其中，以 2.5D/3D 堆疊 IC、嵌入式晶片封裝 (ED: Embedded Die) 及扇出型封裝 (FO: Fan-Out) 為三大主要技術類別，複合年成長率分別為 21％、18％ 與 16％。

基於「以多維架構布局可大幅提升接點互連密度」的基礎發展概念，近年來封裝產業逐漸開發出由 2D 平面走向 3D 堆疊設計、單晶片走向多晶片異質整合等不同型態封裝技術，包括倒裝 (Flip Chip)、凸塊 (Bumping)、晶圓級封裝 (Wafer Level Package)、2.5D 封裝 (Interposer/RDL)、3D 封裝 (TSV) 等，而其結構的整合設計則是以所謂小晶片 (Chiplets) 架構成為主流。先進封裝技術可應用 2.5D/3D 晶片堆疊組合，來實現以不同功能 IP 模組整合的 Chiplets 高彈性設計配置，不僅能加快晶片開發速度，更能夠大幅降低其研發與製造成本。舉例來說，在 14 奈米的製程條件下，以 Chiplets 架構生產的 IC，相較於一般系統單晶片 (SoC) 設計作法，可節省高達 50％ 左右的成本。因此，先進封裝技術已成為半導體產業發展的新藍海，採用 2.5D/3D 封裝的 Chiplets 設計架構，將成為必然的技術趨勢。而對於如何提升晶片接點互連密度、以及如何將各種不同晶片進行極致化的異質整合，將會是未來先進封裝領域的核心競爭優勢。

以目前先進封裝的發展趨勢來看，對於小於 40μm 間距的高密度接點互連，作法主要有兩大技術方向，其一是持續對傳統凸塊銲點進行尺寸縮微，另一則是開發銅-銅鍵合的金屬互連技術，此兩者都有機會將晶片接點的間距微縮至 10μm，可在 12 吋晶圓上，提供超過 5 億個 I/O 接點。隨著接點技術逐漸朝向更窄間距微縮，所須面臨的挑戰也隨之增多。就製程方面來看，銅-銅鍵合技術雖能獲取較銲點直接縮微作法更小的間距尺寸，但對於大多數 OSAT 來說，該技術製造成本仍然過高，其製程也需建置昂貴的半導體晶圓廠來進行；而採用微縮凸點的作法，則可直接利用既有封裝的成熟製程、基礎設施來實現，在成本與良率上更具優勢，其仍為多數大廠青睞的技術發展主流，目前已積極投入開發窄間距微凸點技術的知名供應商包括 Amkor、ASE、Intel、JCET、Samsung 和 TSMC 等。

閎康科技研發中心處長 陳弘仁 2022/10/31

先進封裝當道！3D IC全介金屬化合物銲點 最新發展

杜正恭 教授

李盈穀 博士生

國立清華大學 材料科學工程學系

 （本篇由杜正恭教授、李盈穀博士生撰寫；閎康科技修編）

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隨著大數據時代來臨，人們對消費性電子產品的需求更加廣泛，在物聯網、5G、人工智能與電動車等技術快速興起下，機器人、無人車輛與無人機等產品也逐漸普及，這些應用的技術需求包含高速資訊傳輸、感知外界環境，還需減少傳輸延遲，進而達到節省能源、降低風險等目標，以上皆需要非常快速且巨量的運算，使得先進半導體晶片的需求炙手可熱。伴隨這些技術的進步，晶片中電晶體管的密度越來越高，但基於摩爾定律（Moore’s Law）的超大規模集成晶體的小型化放緩，如今需要在先進封裝中進行突破，才能持續增加電晶體的密度。

根據 The Insight Partners（市場研究公司）於 2022 年 2 月 15 日所提出的最新報告 “Advanced Packaging Market Size, Share, Revenue, Growth, Global Analysis and Forecast to 2028”，由於封裝技術的創新、器件的微小化和微機電系統（MEMS: Microelectromechanical systems）的普及，先進封裝市場將以 8% 的複合年增長率提高，從 2020 年大約 300 億美元到 2028 年達到 550 億美元。2020 年先進封裝在半導體封裝市場佔有約 40% 的份額，預計到 2030 年時，將提高至 60% 以上（圖1）。此外，預估在 2021 年到 2030 年間，3D/2.5D IC、扇出封裝（Fan out）的複合年增長率分別約為 22% 和 16%，是所有的先進封裝技術中，需求量成長最快速的技術（圖2）[1]。

先進封裝中電晶體密度的提升，主要由純銅對接（Cu-Cu hybrid bonding）、微微銲點（Microbump）技術來推動。前者設計用於接點間距 10 μm 以下的高階產品，可達到更高的電晶體密度，除 Cu-Cu 對接外還有 Au-Au 對接。該方法是通過平坦的純金屬相互擴散接合，製造門檻與難度較高，需要更佳的表面平整度及潔淨度；後者則是市面上更普遍的技術，主要用於中高端產品，目前最先進的微銲點間距為 40 μm，隨著熱壓接合（TCB: Thermal compression bonding）技術進步、更先進的機台設計，也許在不久的將來，微銲點間距能縮減為 20 μm，甚至達到 10 μm，而微銲點的尺寸約為間距的 50％，亦即微銲點可能達到銲錫尺寸 10 μm 以下的次微米級銲點（圖3）。 

圖3　凸點間距與尺寸的微小化發展[2]。

以先進封裝中銲點為例，最大的球柵陣列（BGA）直徑約為 760 μm、中等尺寸覆晶封裝的（C-4）銲點約為 100 μm、2.5D/3D IC 技術中的微凸點（μ-bump）直徑為 10 μm（圖4）。與 C-4 銲點相比，微銲點的直徑小了 10 倍，而體積則相差約 1000 倍，表面積/體積比的增加，讓焊料與界面的反應加劇，使微觀結構產生了巨大的差異。

圖4　2.5D/3D IC 封裝結構的橫截面圖[3]。

在 2.5D/3D IC 中，多層的封裝結構與更小尺寸的銲點意味著封裝過程將經歷多次的回焊（Reflow），使介金屬化合物（IMC:Intermetallic compound）快速成長，增進銲點中錫的消耗與 IMC 的生成，隨著銲點中 IMC 的比例提升，晶粒的性質將顯著影響銲點的物理性能。

評估銲點可靠度時，微觀結構中形成的空隙往往是人們最常關注的不利因素。在細間距的小尺寸微凸點（μ-bump）封裝中，電鍍為沉積焊料的製程之一，如圖 3 中的 Cu-pillar bump，從 Cu-pillar bump 本身到焊帽（Solder cap） 的成長，皆可由電鍍的方式形成，然而，電鍍會在焊料層中引入各種雜質，諸如鍍浴中添加的表面平整劑、螯合劑、抑制劑或外來金屬原子等，當更多的焊料被消耗（圖5），將使不溶於 IMC 的雜質濃度增加，並被推擠至晶粒邊界，形成缺陷或孔洞。

在傳統封裝中，焊球表面的氧化物、殘留的助焊劑也會產生類似的問題，但由於銲點中 IMC 的比例較低，雜質濃度變化較小，不易造成有害的影響[6]，而雜質造成缺陷的機率，會因銲點尺度的縮小、全 IMC 銲點的形成而提升，對可靠度有不利影響，例如因應力集中造成的機械強度弱化、電性下降等。

圖7　(a) - (d)分別為 Cu/Sn/Cu (10 µm) 在 250°C反應 1、12、17 和 20 分鐘後的 BEI[6]。

圖8　雜質隨 IMC 成長變得集中[6]。

除了銲點微小化造成之空隙，電鍍過程中，空隙也受電鍍參數與鍍浴環境的共同影響而產生，如圖 9 所示，僅添加 PEG 與 Cl 抑制劑的組別於 P-h（高電流密度）與 P-l（低電流密度）下、製備 Cu 鍍層的銲點微觀結構，當降低電流密度經回焊後，可獲得完整、無空隙之微觀結構。

圖9　添加 PEG 與 Cl 抑制劑組別 - 在高低 h/l 電流密度下、鍍製鍍層回焊後之銲點微觀結構[7]。

額外添加促進劑 A 與 B 組別在相同電鍍條件下之銲點微觀結構（圖 10），促進劑 B 在電鍍過程中，取代抑製劑 PEG 吸附位點的能力較弱，且具有較高的雜質濃度而造成空隙。因此，透過調整電鍍參數、電鍍浴配方的開發，變得至關重要，如電流密度、抑制劑/促進劑的同時添加，以控制晶粒尺寸或是可能生成的空隙[7]。

圖10　添加促進劑 A 與 B 組別 - 在相同電流密度下鍍製鍍層回焊後之銲點微觀結構[7]。

透過調控電鍍參數、添加抑制劑/促進劑，雖有助於製備出無空隙鍍層，但在 3D IC 的領域，也必須權衡在銲點微小化過程中，添加劑可能造成的缺陷（因雜質濃度提升所導致），對於是否要簡化鍍浴配方以減少雜質來源、或電鍍參數的掌控，可能為電鍍製程在 3D IC 領域中的關鍵挑戰。

電鍍製程中所使用的添加劑並非總是帶來害處，除了能影響回焊後空隙的形成，還可修飾鍍層的表面形貌，顯示其潛在的應用價值與靈活性。如圖 10 所示，透過開發鍍浴中添加劑、調整製程參數，可製備出具有特殊表面型貌之Cu鍍層，並應用於全 IMC 銲點。圓頂型與金字塔型表面使銲點的剪切強度大幅提升，歸功於特殊的 Cu 表面結構的互鎖效應（interlocking effect）、鉚接（riveting），使得裂紋不易傳遞擴展[8]。

圖11　刻面、圓頂和階梯金字塔型 - 表面結構的全 IMC 銲點的剪切強度[8]。

圖12　圓頂、階梯金字塔型銲點 - 斷裂表面的俯視 SEM 圖 (a) 圓頂 (b) 階梯金字塔 (c) 斷裂路徑示意圖[8]。

由於更細的微銲點間距，銲點中的焊料體積更小，Sn 的迅速消耗與 IMC 的大量形成，雖使 TLPB 的可實現性大幅提升，但也可能形成空隙影響可靠度。   除了製程中的雜質影響，還有其他空隙形成的原因，如兩種元素擴散速率不同所造成的 Kirkendall void，以常見的 Cu/Sn 介面層為例，Cu 會先與 Sn 形成 Cu6Sn5 相，而 Cu6Sn5 相會進一步與 Cu 形成 Cu3Sn 相。   在室溫環境 300K 的情況下，Cu 原子在 Cu3Sn 相中的擴散速率，為原子 Sn 在 Cu3Sn 相中擴散速率的 17 倍，如此巨大的擴散速率差異，使 Kirkendall l void 出現於 Cu/Cu3Sn 之介面處（圖13），而隨著熱老化的進行，Kirkendall void 面積也會伴隨增厚的 Cu3Sn 層而增加，此為各級封裝長期以來的關鍵議題。

圖13　具有各種表面形態的 Cu 鍍層的 SEM 俯視圖 (a) 平面型 (b) 圓頂型 (c) 階梯金字塔型[8]。

圖14　BGA 封裝接點介面處的空隙[9]。

圖15　Cu 與 Sn 在 Cu3Sn 相中的擴散速率[10]。

在 3D IC 中廣泛被討論的 TLPB 之全 IMC 銲點，隨著焊料尺寸微縮，IMC 成長速率增快會提升可製造性的優勢，另一方面，回焊與熱老化過程中的介面反應使 IMC 過度成長，也會使接點中的孔隙增多，除了上述提及的 Kirkendall void，在熱反應下發生的相轉所帶來體積變化（表 1），體積收縮會引起內應力，隨著 IMC 的持續成長、發生的第二次相轉變（如 Cu6Sn5 相轉變為 Cu3Sn 相），都有可能使內應力增加，進而引發裂紋與空隙，對可靠度造成不良影響。

表1　各反應下的體積變化率[6]。

圖16　焊料和金屬反應引起的體積收縮應力 (a) As-assembly (b) 反應進行時 (c) 所有焊料消耗完畢[6]。

簡而言之，IMC 的生成是雙面刃，由於 IMC 本質較硬脆，若取代 Sn 可能使焊點機械性質強化，倘若過度成長則會引發許多可靠度問題。未來 3D 堆疊的需求會持續成長，TLPB 的製程時間較過去縮短數倍，因尺度縮小使全 IMC 銲點得以實現，然而在持續的熱作用下，如何避免 IMC 的過度成長引發的空隙，將會成為重要的議題。  IMC 快速生長的現象，在過去大尺寸 C-4 焊點不會發生，此為全 IMC 銲點中特有的現象。當兩側的扇貝狀 Cu6Sn5 晶粒接觸（圖17），會迅速併成一個柱狀晶粒，使晶粒粗化。    圖17 (a) Cu/Sn/Cu 在 260 °C 下回焊 3 分鐘之 SEI (b) Cu6Sn5 之EBSD 晶粒取向圖 (回焊 3 分鐘) (c)  Cu6Sn5 之 EBSD 晶粒取向圖 (回焊 4 分鐘) [11]。

一般而言，晶界能量取決於晶粒結晶方位差角（misorientaion），推測大角度晶界具有較高能量，扇貝型 Cu₆Sn₅ 晶粒會發生極快速的晶粒生長，是由於液態焊料潤濕（wetting）造成的大角度晶界，液態通道（Liquid channel）為晶粒生長提供極快的動力學路徑。若晶界是小角度傾斜型或扭轉型，液態焊料將無法潤濕，因此不會發生快速晶粒生長[11]。

晶粒取向差異與晶粒尺寸也存在一定的關係，如圖 18 的 BGA 銲點[12]，為添加 Ni 的 SAC305 銲球與 OSP Cu 基板的介面反應，圖 (b) 中的藍線、紅線與黑線，分別表示大於 65゜、介於 55-65゜及小於 55゜的晶界角度位錯值，從圖中可以觀察到較低晶界角度位錯區域，如紅線與黑線區域，通常分布較密集，β Tin 的晶粒也更細小，而形成如圖 17 (a) 中的 interlace 結構。 

圖18　(a) 四個選定的 SAC1205-0.1Ni/OSP Cu 銲點的 EBSD 晶粒取向圖 (b) 相應 SAC1205-0.1Ni/OSP 銲點的晶粒結晶方位差角圖 (misorientation) [12]。

Ni 元素層添加於 Cu/Sn 介面間，為封裝中常見的擴散阻障層，可降低 Cu-Sn IMC 的成長速率。文獻中也指出，Ni 可作為 Cu₆Sn₅ 晶粒在 Sn 當中的成核位點，促使晶粒細化，並提升銲點的機械性質。元素的添加可望應用於 3D IC 的 TLPB 銲點中，進行晶粒的細化、晶粒取向多元化等，以強化銲點可靠度[13]。此外， (Cu,Ni)₆Sn₅ 相較於 (Cu,Ni)₆Sn₅ 在 (001) 和 (110) 晶面上的性質更相近、且獲得強化[14]，並由於固溶強化而使晶粒本身硬度提升。

過去也有研究證實 Zn 元素添加所造成的短程有序，可使晶粒細化、晶粒方向性多元化之效果[15-17]（圖 19）。在 TLPB 銲點中，Zn 元素的添加會使 Cu₆Sn₅ 晶粒形成 interfold 的微觀結構，如圖 20(d) 所示，將優選取向（prefer orientation）的晶粒修飾為 interfold 的微觀結構，有望能阻止裂紋傳遞路徑，進而提升銲點的可靠度[16]。 

添加 Zn 元素於基板有助於提升 Cu₆Sn₅ 相穩定性，避免其轉換為 Cu₃Sn 相以及伴隨產生的 Kirkendall voids[18-20]，如圖 21 所示，基板添加 Zn 在熱老化後，幾乎完全抑制 Cu₃Sn 相與 Kirkendall voids 的成長，顯示出 Cu₆(Sn,Zn)₅ 良好的熱力學穩定性。

圖21　Sn/Cu、Sn/Cu-15Zn 和 Sn/Cu-30Zn 銲點的橫截面圖。(a) - (c) 為熱老化前；(d) - (f) 為在150゜C 下 - 熱老化 80 天後之截面圖[18]。

下圖 22 為 Ni/SnACu/Cu_1-x -Zn _x 的銲點微觀結構橫截面圖，在 Cu 基板添加 Zn，完全抑制兩側基板中的 Cu₃Sn 相，雖然在這些研究中，銲點屬於 BGA 銲點的介面反應，良好的 IMC 成長抑制能力與相穩定性符合 TLPB 微銲點需要預防 IMC 過度成長之需求，在未來 3D IC 領域中存在其潛在應用價值。

圖22　(a) Ni/SnAgCu/Cu (b) Ni/SnACu/Cu-15Zn (c) Ni/SnAgCu/Cu-30Zn 的界面微觀結構[20]。

在未來幾年內，先進封裝與 3D IC 的市場需求將持續快速成長，TLPB 製程所製備的全 IMC 微銲點受益於銲點尺寸微型化而得以實現。由於銲點熔點高，且能將 Sn 完全消耗，可避免多次回焊後 Sn 重新融化的對齊與堆疊問題。然而，TLPB 所面臨的關鍵性問題，包括 IMC 的快速成長與過度成長，伴隨了體積收縮、相變化與 Kirkendall effect 所造成的空隙，以及電鍍製程中所造成的雜質汙染所致空隙等問題，都在微銲點完全被 IMC 佔據後一一浮現，所幸透過鍍浴環境、電鍍參數的調整，能顯著改善電鍍製程中可能帶來的缺陷。

透過元素摻雜於金屬基板，除了可望修飾 IMC 的晶粒尺寸與取向，甚至可提升其熱力學穩定性，在經受長時間的熱老化時效下，避免相轉變所引發的體積收縮或空隙，若將其應用於 3D IC 的微銲點中為適得其所，可望大幅提升微銲點在長時間下之可靠度。

Reference: 

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近半世紀以來，半導體產業一直遵循著摩爾定律 (Moore's Law) 的預測而發展，已成為在全球經濟中具有舉足輕重地位的科技產業。然而，隨著半導體晶圓製程成功跨入 7 奈米及 5 奈米，並積極邁向 2 奈米節點之際，欲維持摩爾定律變得越來越困難，主要在於兩大難題，其一是成本與投資問題，另外則是尺寸縮微的技術挑戰。雖然晶片製造商還能繼續壓縮電晶體尺寸，但製造先進晶片的成本一直在遽增，以平均良率來看，已不再符合成本效益。舉例來說，目前就成熟製程與先進製程的晶片作區別，通常是以 28 奈米為界。而製造一個邏輯晶片所需的成本，光 5 奈米與 8 奈米者相較，就有將近 10 倍的差別，若單純以增加的電晶體數量來考量該成本效益，已經無法藉由尺寸微縮而得到好處了。

製造一座 7 奈米以下製程的晶圓廠動輒需要數百億美元，此還尙未計入日後營運維護、技術研發等費用，因此有能力持續參與先進製程競爭者，目前全球也只有 TSMC、Samsung、及 Intel 三家廠商。此外，隨著晶片尺寸微縮逼近 1 nm 時，短通道效應導致的漏電、發熱和功耗嚴重等現象，也是迄今難以解決的物理極限問題。隨著 AI 人工智慧、5G 通訊、車聯網、元宇宙 (Metaverse)、以及工業 4.0 等新興科技興起，高速運算需求呈倍數增長，即便將電晶體微縮逼近至物理極限尺寸來提升效能，仍然遠遠無法滿足未來產業應用需求。因此，近年來研究人員轉而在封裝技術上尋找新的解決方案，設法延續摩爾定律，提供未來創新產業應用所需的晶片運算效能。

先進封裝技術能以符合成本要求的條件，來實現高密度接點互連、異質晶片整合之目標。無論是延續或超越摩爾定律，都離不開先進封裝技術。因此，全球半導體產業的供應鏈，包括各大晶圓廠、封測業者、甚至一些稍具規模的 Fabless 公司，也日益增加在先進封裝領域的投資，而晶圓代工龍頭 TSMC 一直扮演領頭羊的角色，其目前除了南科、中科及龍潭等 4 座封測廠外，位於竹南的第 5座封測廠 AP6 今年下半年也將投入量產，提供包括 SoIC、WoW、及CoW 等先進封裝代工服務。封測龍頭日月光也在 6 月時宣佈將投入 20 億美元，用於提高其晶圓封裝業務。而今年 9 月，聯電與封測廠商頎邦相互交換股權，強化雙方在先進封裝的長期策略合作關係。此外，根據南韓媒體報導，Samsung 也正在評估一項規模約 2,000 億韓圜，在南韓天安廠半導體晶圓廠擴產、建立先進封裝晶圓級扇型封裝 (FOWLP) 產線的投資計畫。

由目前產業趨勢可以預見，未來 2.5D/3D 異質整合的先進封裝方案，將會全面朝向小晶片 (Chiplets) 設計架構發展。當晶圓面積內的缺陷點數大致固定時，採用 Chiplets 設計能夠將受到缺陷影響的晶片數量倍數降低，進而提高晶圓良率、降低製造成本。Chiplets 不僅具備高度的設計彈性，更擁有高良率及合理成本的製程優勢，因此吸引了許多半導體大廠投入開發。AMD 公司算是 Chiplet 封裝架構發展的引領者，自 2019 年起已全面採用 Chiplets 技術，成功將其應用於 Ryzen 和 Epycx86處理器的商用化生產。同年，大陸華為公司也推出了基於 Chiplets 設計的 7nm 鲲鵬 920處理器。而今年 3 月時，Apple 也攜手 TSMC，推出了採用 TSMC 的自家 CoWos-S Chiplets 設計架構、轟動市場的「怪獸晶片」M1 Ultra。此外，受到全球半導體庫存調整影響，各半導體設備大廠陸續釋出明年成長趨緩訊號，但 TSMC、Intel 及 ASE 在先進封裝技術的佈局仍不停歇。TSMC 總裁魏哲家近期曾對外公開表示，先進封裝是公司下一個成長動能，預估平均每年將成長 20%，強調實現 2.5D/3D Chiplets 設計所需的封裝架構及創新，將會成為未來數年內推動半導體產業延續摩爾定律的關鍵之一。

本篇文章針對先進封裝領域中最為重要的微凸塊焊點接合技術，提供了全面性的研究發展概況介紹。作者杜正恭教授於 1983 年自美國普渡大學取得博士學位後，便一直於清華大學材料科學工程學系任教。期間曾先後擔任清大學務長、國科會材料學門召集人、以及台灣鍍膜科技協會理事長等，並數度獲得清大傑出教學獎、國科會傑出研究獎等殊榮肯定，對於國內學術界發展有極大貢獻。杜老師多年來致力於電子封裝、薄膜材料、電漿技術、及各類不同能源材料的學術研究，其團隊也於國際知名期刊發表過許多重要研究成果，數量超過 460 篇、並擁有 25 件以上技術專利，學術成就相當卓越。閎康科技非常榮幸今年度可以和杜教授攜手進行第二屆產學合作計畫，提供該團隊在先進封裝研究上所需之完整分析服務。閎康科技擁有完備的檢測設備與專業技術經驗，能全面滿足電子材料、製程及封裝方面之各種分析檢測需求。