先進電晶體技術與發展趨勢
劉致為 特聘/講座教授
國立臺灣大學 電子工程學研究所
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隨著傳統半導體尺寸的微縮，電晶體的閘極長度(gate length)也逐漸縮小。為了評估半導體晶片製作技術，傳統上常使用電晶體的閘極線寬作為指標，因為閘極線寬越小，代表電晶體越小，相同尺寸的晶片就能容納更多的電晶體，進而意味著功能越多、效能越好。然而，實際上閘極長度和技術節點的數值並不相等，且在22奈米技術節點之後，閘極長度會大於技術節點的數值(圖 1)。隨著電晶體尺寸的進一步縮小，傳統的微縮方式逐漸接近其物理極限。單純依循摩爾定律的尺寸微縮已無法提供如預期的效能成長。自22奈米技術節點(Intel)和16奈米技術節點(台積電)開始，胡正明院士團隊提出的鰭式電晶體(FinFET)開始被業界所採用，三維電晶體也成為現今先進半導體的主流結構。現今的製程技術節點名稱概念上通常是前一代製程尺寸再乘上0.7，代表電晶體所占面積減半，因此在相同大小的晶片上，電晶體密度將提高一倍。然而，隨著時代的演進，單純使用閘極線寬已經無法真正評估晶片的效能，並且各公司的製程名稱也不再是以閘極線寬命名。因此，目前新聞中經常出現的製程尺寸，如5奈米或3奈米，更像是代表技術節點的進步和電晶體密度提升的指標，而不是真實的閘極線寬。電晶體尺寸以CPP (Contact Poly Pitch)代表，CPP是gate length、2 spacer (2LSP)和S/D長度的總和(圖2) [1]。
圖 1. 電晶體技術節點(Technology Node)與閘極長度(Gate Length)之關係圖。 |
圖 2. 電晶體CPP (Contact Poly Pitch)示意圖[1]。 |
除了增加電晶體的驅動電流以提升晶片運算效能之外，降低晶片的耗能(power consumption)也是非常重要的方向，降低晶片的耗能有助於延長行動智慧裝置的使用時間，提高裝置的續航力。其中，晶片工作電壓(VDD)的微縮是有效降低電晶體運作所帶來的耗能的方法，當電晶體運作時而產生的動態功率(dynamic power, CVDD2f)能夠隨著工作電壓的微縮而降低消耗；而電晶體處於非工作狀態下產生的電流則稱為漏電流(IOFF)，由漏電流所造成的靜態功率(static power, VDDIOFF)同樣能夠隨著工作電壓的減少而降低消耗。因此，隨著技術節點的發展，晶片工作電壓也要隨著微縮(圖3)。然而，在傳統的微縮方式後，工作電壓的微縮已經趨近平緩，甚至停留在0.75V。因此，新技術的採用將工作電壓微縮持續推進是重中之重，以實現更低的功耗。從電流公式
可以看出，在固定的ION下，若
變大，可由高載子遷移率通道(high mobility channels, 
)、高介電係數閘極介電層(high-κ gate dielectric, 
)、高層數堆疊通道(highly stacked channels, n )所達成，則
變小，即VDD可有效微縮，使得電晶體功耗變小(CVDD2f, C是電容、f是頻率)；另外固定的ION下，若電流開關比(ION/IOFF ratio)變大，可由極薄通道(ultrathin body)所達成，即IOFF變小，使得靜態功率(VDDIOFF)變小。
 圖 3. 工作電壓(VDD)、閘極長度(Lg)與技術節點(Technology Node)之關係圖。 |
從2奈米技術節點開始，電晶體之架構已從鰭式電晶體轉變為閘極環繞式堆疊奈米片(GAA stacked nanosheets)，閘極環繞式電晶體具有比鰭式電晶體更好的閘極控制能力，能有效增加通道的控制能力與維持短通道效應的抑制。根據IMEC的元件藍圖(圖 4) [2]，閘極環繞式電晶體將會持續使用四個技術節點(N2、A14、A10、A7)，並於A5技術節點開始採用互補式堆疊電晶體(CFET)，透過電晶體的垂直堆疊，達到尺寸微縮的主要目的，持續推進摩爾定律，在A2技術節點將原子級通道(atomic channel)整合入互補式堆疊電晶體。為了使堆疊奈米片能夠持續使用，著重研究於整合新技術的進階版堆疊奈米片(nanosheet extensions)，其中包含高載子遷移率之通道、高層數堆疊通道、高介電係數閘極介電層。台積電於2019 IEDM中展示了高遷移率通道之鰭式電晶體並用在5奈米技術節點[3]，其通道材料為矽鍺(SiGe) [4]，與矽通道元件相比，在相同漏電流下，可提供更高的電晶體驅動電流。在堆疊通道方面，Intel 20A技術節點採用四層堆疊通道的nanoribbons (通道形狀與nanosheets相似) [5]，台積電在2021 ISSCC展示三層堆疊通道的nanosheets作為2奈米技術節點之電晶體結構[6]，CEA-Leti在2020 VLSI展示七層堆疊矽通道nanosheets [7]，本研究團隊於2021 VLSI展示八層堆疊Ge0.75Si0.25 nanosheets與七層堆疊Ge0.95Si0.05 nanowires [8]，獲選2021 VLSI Highlight Paper，並獲國際頂尖期刊Nature Electronics Research Highlight報導[9]。
 圖 4. IMEC的電晶體結構藍圖[2]。 |
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為了使相同佔地面積(footprint)下提供更大的電晶體驅動電流，本研究團隊持續增加通道堆疊數目，透過優化多層數鍺矽/鍺磊晶層(epilayers)與合適之蝕刻選擇比等向性濕式蝕刻(wet etching)製程，成功製備出十六層堆疊Ge0.95Si¬0.05 nanowires (圖5 左)，其電晶體擁有紀錄之驅動電流(在VOV=VDS=0.5V時達到9400μA/μm per footprint)。為了進一步提升電晶體效能，利用兩步驟之濕式蝕刻製程，成功製備無寄生通道(parasitic channel)之十二層堆疊Ge0.95Si¬0.05 nanowires (圖5 右)，其電晶體有效降低次臨界擺幅(SS)與漏電流，其研究成果發表於國際期刊Nature/Communications Engineering [10]。目前臺大乃是業界以外，長期能研發多層堆疊通道電晶體的大學，也成為學界與業界接軌的重要橋梁。 |
 圖 5. 本研究團隊發表之(左)十六層堆疊Ge0.95Si0.05 nanowires。(右)無寄生通道之十二層堆疊Ge0.95Si0.05 nanowires [10]。 |
為了提升電晶體驅動電流，除了提升通道之堆疊層數，增加閘極堆疊(gate stack)中的介電層之介電係數也可有效增加驅動電流，同時可減少通道堆疊數目來降低製程之難度。採用電漿輔助原子層沉積(PEALD) HfxZryO2介電層，通過優化Hf和Zr濃度以達到高介電係數，本研究團隊成功整合Hf0.2Zr0.8O2高介電係數(κ=47)介電層於八層堆疊Ge0.95Si0.05 nanowires (圖6 左) 與nanosheets (圖6 右)，其研究成果發表於2023 VLSI [11]。Nanowires與nanosheets在VOV=VDS=0.5V時分別具有9200μA/μm per footprint與360μA per stack之驅動電流(其中nanosheets擁有紀錄之驅動電流)。此外，透過模擬確認HZO在[Zr]=80%可擁有介電係數之峰值，並模擬驗證高介電係數閘極堆疊結合高層數堆疊通道能有效降低閘遲延(gate delay)。
 圖 6. 本研究團隊發表之整合Hf0.2Zr0.8O2高介電係數介電層於(左)八層堆疊Ge0.95Si0.05 nanowires。(右)八層堆疊Ge0.95Si0.05 nanosheets [11]。©2023 JSAP |
鍺矽(GeSi)、鍺(Ge)、鍺錫(GeSn)等鍺基材料，具有優於矽的載子遷移率，可增加電晶體的驅動電流，並且與現今業界的矽半導體製程技術有良好的相容性，具有成為下世代通道材料的潛力。其他非矽基的新穎材料，例如氧化物半導體(Oxide Semiconductor)與二維材料(2D material)作為電晶體通道使用的研究近年來廣泛進行，其中二維材料因為單層原子的特性，許多人對其微縮的潛力寄予厚望，在Nature、IEDM、VLSI上皆有相關的論文探討。然而，二維材料面臨了大面積高品質的晶圓成長技術挑戰，以及高接觸電阻、低電流等諸多問題。二維材料在元件製程上難與業界成熟之矽基材料相容，在元件效能的表現上也較四族材料電晶體有差距。對於n型電晶體而言，大多氧化物半導體與二維材料電晶體呈現負的threshold voltage (VT)以及相當大的overdrive voltage (VOV) (圖7 上) [12]，是無法應用於先進IC當中的。此外對於p型電晶體而言，大多氧化物半導體與二維材料電晶體仍呈現相當大的VOV，同樣難以應用於先進IC當中(圖7 下)。相較於氧化物半導體與二維材料，高載子遷移率四族材料在低VOV的條件下仍然可以擁有較高的驅動電流。
 圖 7. 四族材料、氧化物半導體及二維材料之(上) n型電晶體[12] © IEEE與(下)p型電晶體之電流與VOV比較圖。 |
根據IMEC的元件藍圖 (圖4) [2]，在A5技術節點(2032年)引入互補式堆疊電晶體(CFET)。互補式堆疊電晶體比起水平擺放的電晶體可以減少反相器(inverter)單元的佔地面積，最大可將反相器單元面積縮減至一半(圖8) [4]，可提升單位面積內的電晶體數目，增加運算效能，持續推進技術節點，成為研究上的重要題目。業界也積極開發互補式堆疊電晶體，為接替堆疊奈米片的下一個電晶體架構做準備。在2023 IEDM中，Intel (圖9 上左) [13]、Samsung (圖9 上右) [14]以及台積電(圖9 下) [15]皆發表在互補式堆疊電晶體的研究發展成果。
 圖 8. 互補式堆疊電晶體示意圖，進一步減少反相器單元的佔地面積(最多可減少至原先面積的一半) [4]。
圖 9. (上左)Intel發表之互補式堆疊電晶體[13]。© IEEE (上右) Samsung發表之互補式堆疊電晶體[14]。© IEEE (下)台積電發表之互補式堆疊電晶體[15]。© IEEE |
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本研究團隊成功開發將用於0.5nm (5Å)世代的互補式堆疊電晶體結構，將n型與p型奈米片電晶體進行垂直方向的堆疊(圖10)並且組成反相器結構成功量測反相器特性。並藉由三維單晶片整合(3D monolithic stacking)的方式，透過磊晶成長底層電晶體之通道層、中間之犧牲層以及上層電晶體之通道層，過程中不需要晶圓接合(wafer bonding)的技術，能夠簡化製程複雜度並降低晶圓成本，其中利用高遷移率鍺矽通道作為互補式堆疊電晶體中之n型與p型奈米片以提高效能。在電晶體堆疊的結構中，電晶體之間良好的絕緣(isolation)才能確保電晶體各自能夠獨立操作而不會互相影響。本研究團隊採用多層P/N 接面作為堆疊電晶體之間的電性隔絕，不需要複雜的源極/汲極再生長(S/D regrowth)製程並且能夠取代絕緣層沉積得以有效化簡元件製作流程。相關成果已發表於2022 IEDM國際研討會[16]。 |
 圖 10. 本研究團隊發表之鍺矽通道互補式堆疊電晶體，將p型奈米片電晶體垂直堆疊於n型奈米片電晶體之上構成反相器單元[16]。© IEEE |
本研究團隊基於單晶片互補式堆疊電晶體結構開發經驗，進一步優化製程，達成世界首顆單晶片堆疊整合異質鍺錫與鍺矽奈米片之互補式堆疊電晶體(圖11)。透過磊晶成長底層鍺矽奈米片電晶體之通道層、中間之犧牲層以及上層鍺錫奈米片電晶體之通道層，過程中不需要晶圓接合即可達成異質鍺錫與鍺矽通道之整合。並且藉由鍺錫與鍺矽通道之間的能帶偏移(band alignment)，僅使用單一種金屬功函數閘極堆疊即完成VT匹配的反相器(圖12)，無須採用高深寬比雙金屬功函數閘極堆疊之複雜製程。異質鍺錫與鍺矽通道互補式堆疊電晶體相較於VT不匹配的鍺矽通道互補式堆疊電晶體能夠擁有更好的反相器特性。此外也整合高介電常數之Hf0.2Zr0.8O2閘極介電層，能有效提升互補式堆疊電晶體之效能。相關成果已發表於2023 IEDM國際研討會[17]。
 圖 11. 本研究團隊發表的異質鍺錫與鍺矽通道互補式堆疊電晶體，成功將p型鍺錫奈米片垂直堆疊於n型鍺矽奈米片之上並構成反相器單元[17]。© IEEE
圖 12. 藉由異質鍺錫與鍺矽通道之間的能帶偏移可完成VT匹配之反相器[17]。© IEEE |
依照現有的研發狀況，二維材料要取代矽基，成為主流技術，仍需要很多很多的努力。
Reference:
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[2] “20-year semiconductor roadmap” [Online] https://www.imec-int.com/en/articles/20-year-roadmap-tearing-down-walls
[3] G. Yeap et al., “5nm CMOS Production Technology Platform featuring full-fledged EUV, and High Mobility Channel FinFETs with densest 0.021μm2 SRAM cells for Mobile SoC and High Performance Computing Applications,” IEEE International Electron Devices Meeting (IEDM), pp. 879-882, 2019.
[4] Y. -J. Mii, "Semiconductor Innovations, from Device to System," 2022 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), 2022, pp. 276-281.
[5] “Intel Accelerated” [Online] https://download.intel.com/newsroom/2021/client-computing/Intel-Accelerated-2021-presentation.pdf
[6] Mark Liu, “Unleashing the Future of Innovation,” 2021 IEEE International Solid-State Circuits Conference (ISSCC), Plenary Session 1.1, 2021.
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[8] Y.-C. Liu et al., “First Highly Stacked Ge0.95Si0.05 nGAAFETs with Record ION = 110 μA (4100 μA/μm) at VOV=VDS=0.5V and High Gm,max = 340 μS (13000 μS/μm) at VDS=0.5V by Wet Etching,” IEEE Symposia on VLSI Technology and Circuits (VLSI), T15-2, 2021.
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[10] Y.-R. Chen et al., “Fabrication and performance of highly stacked GeSi nanowire field effect transistors,” Communications Engineering, 2, 77, 2023.
[11] Y.-C. Liu et al., “Extremely High- Hf0.2Zr0.8O2 Gate Stacks Integrated into Ge0.95Si0.05 Nanowire and Nanosheet nFETs Featuring Respective Record ION per Footprint of 9200μA/μm and Record ION per Stack of 360μA at VOV=VDS=0.5V,” IEEE Symposia on VLSI Technology and Circuits (VLSI), T16-4, 2023.
[12] W.-J. Chen et al., “Extremely High-κ Hf0.2Zr0.8O2 Gate Stacks Integrated Into Eight Stacked Ge0.95Si0.05 Nanowires and Nanosheets nFETs to Boost ION,” IEEE Transactions on Electron Devices, 70, 12, 2023.
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[15] S. Liao et al., “Complementary Field-Effect Transistor (CFET) Demonstration at 48nm Gate Pitch for Future Logic Technology Scaling,” IEEE International Electron Devices Meeting (IEDM), 29-6, 2023.
[16] C.-T. Tu et al., “First Demonstration of Monolithic 3D Self-aligned GeSi Channel and Common Gate Complementary FETs by CVD Epitaxy Using Multiple P/N Junction Isolation,” IEEE International Electron Devices Meeting (IEDM), pp.479-482, 2022.
[17] C.-T. Tu et al., “First Demonstration of Monolithic Self-aligned Heterogeneous Nanosheet Channel Complementary FETs with Matched VT by Band Alignments of Individual Channels,” IEEE International Electron Devices Meeting (IEDM), 29-5, 2023.
