邁向高密度儲存應用－鐵電記憶體的原理、挑戰與展望｜巫勇賢教授 國立清華大學工程與系統科學系

因應人工智慧、物聯網、5G 通訊及智慧車載等新興科技所迎來的巨量資訊分析需求，近年來各國政府及許多國際知名大廠，例如 Google、Apple、TSMC、Samsung、Intel、Toshiba、SK Hynix 等，皆積極地投注大量資源，加速開發兼具提升運算速度以及降低耗能的下世代記憶體。在新興的記憶體技術選項中，目前最受到業界期待、最有潛力可突破 von Neumann 架構瓶頸，成為下一階段記憶體內運算 (In-memory Computing) 建構基礎者，當屬「鐵電記憶體」了。

閎康科技研發中心處長 陳弘仁 2022/02/15

邁向高密度儲存應用－鐵電記憶體的原理、挑戰與展望

巫勇賢 教授 

國立清華大學 工程與系統科學系

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數據是當今數位經濟最重要的資源，根據估計，由於手持式裝置的普及與物聯網 (IOT) 的發展，每天會有超過 2.5 quintillion (10¹⁸) bytes 的數據被產生，且這個數據產生的速度仍不斷攀升。如此巨量的資料也意謂著在處理上需要耗費大量的運算資源，尤其是目前建構在馮諾伊曼 (von Neumann) 架構的計算機在進行運算時，數據資料必須在運算單元 (CPU 或 GPU) 與記憶體間進行反覆的傳輸，不僅限制整體效率與計算時間，無法滿足實際即時應用情境，更造成大量的能量消耗，這是因為反覆資料傳輸限制了效能提升，造成了所謂的 Memory Wall。

所謂的 Memory-Centric 晶片主要是指 Near-Memory Computing 與 In-Memory Computing 兩種整合記憶體與運算的技術。Near-Memory Computing 是透過先進封裝技術以晶片層級整合 (die-level integration) 將運算晶片與記憶體晶片整合在一起，或將運算電路與記憶體電路以積層型 (monolithic) 的製程方式，進行垂直式元件層級整合 (device-level integration)，目標均是讓資料運算單元與記憶儲存單元兩者更為接近，減少傳輸的距離。

至於 In-Memory Computing 則是直接利用記憶體處理深度學習 (deep learning) 中人工神經網路，包括深度神經網路 (Deep Neural Network, DNN)、卷積神經網路 (Convolutional Deep Neural Network, CNN) 等多項神經網路的運算任務，無須將資料在運算單元與記憶體間反覆傳輸，可克服馮諾伊曼架構的限制，在運算效能上獲得顯著的提升。更進一步地，可以利用記憶體實現神經系統的突觸 (synapse)、軸突 (axon) 與神經元 (neuron) 行為，應用於新一代的脈衝神經網路 (Spiking Neural Network, SNN)，仿照人類大腦運算與認知模式，將運算與記憶都在同一個地方執行，也稱為神經形態運算 (neuromorphic computing)，是未來運算架構的典範[1]。

In-Memory Computing 架構中的核心是兼具運算與儲存功能的記憶體元件，傳統的 NOR/NAND 快閃記憶體 (Flash) 與大部分新興記憶體 (emerging memory) 如電阻式記憶體 (Resistive RAM, RRAM)、相變化記憶體 (Phase Change Memory, PCM)、磁阻式記憶體 (Magnetoresistive RAM, MRAM) 與鐵電記憶體 (ferroelectric memory) 均具備實現 In-Memory Computing 或 neuromorphic computing 的能力。相對於其他種類的新型態記憶體，鐵電記憶體由於在製程相容性與元件效能方面極具有競爭優勢，近年來引起學界與業界的高度矚目。

鐵電材料 (ferroelectric materials) 是一種具有自發極化，亦即在無電場存在的情況下，晶胞 (unit cell) 結構中使正/負電荷中心分離形成電偶極 (dipole) 的材料。鐵電材料中，自發極化的電偶極方向並不一致，但在某一個特定區域內，各晶胞的自發極化方向相同，這個特定區域稱為鐵電疇 (ferroelectric domains)。

鐵電疇的極化方向和強度各不相同，在整個材料中隨機分布，相互抵消後，整體的鐵電料並沒有極化的現象。對鐵電材料施加電場後，每個鐵電疇的極化方向會趨於一致，並達到飽和極化值 (saturation polarization, Ps)。當電場超過正的矯頑電場 (positive coercive field, +Ec) 或低於負的矯頑電場 (negative coercive field, -Ec) 即可改變鐵電材料之電偶極方向。當外加電場移除後，鐵電材料內仍會有剩餘的極化量存在 (remanent polarization, Pr)，故非常適合應用於非揮發記憶體元件 (non-volatile memory)。圖一是典型的鐵電材料極化強度與施加電場的關係圖。

圖1　鐵電層電場與極化量示意圖

鐵電材料自 1920 年羅歇爾鹽 (Rochelle Salt) 被提出至今已滿 100 年，而後長達半世紀的時間，科學家們著重於研究鈣鈦礦 (perovskite) 結構的傳統鐵電材料，如 BaTiO₃ (BTO) 與 Pb[Zr_xTi_1-x]O₃ (PZT) 等鐵電材料，尤其 PZT 更已應用於商業化的鐵電記憶體。不過 PZT 鐵電材質並不相容於目前的積體電路製程，例如 Pb/O₂ 擴散現象、特性易受 H₂ 影響、不易於原子層沉積 (atomic layer deposition) 製程整合等問題，提高了量產化的障礙[2]。

此外，鈣鈦礦薄膜的鐵電性 (ferroelectricity) 在厚度低於某個臨界值後即會急遽劣化，第一原理計算預估 6 個單晶格 (unit cell) 為鈦礦鐵電材料之臨界值[3]，也就是厚度微縮有其限制，這使得記憶體尺寸無法縮小，導致記憶體密度無法有效提高，因此以 PZT 為主的鐵電記憶體僅在半導體記憶體市場佔有極小的比例。

2011 年首次發現以 Si 摻雜的 HfO₂ 具有鐵電特性後[4]，這種具氟石 (fluorite) 結構的氧化物如摻雜的 HfO₂ 或 HfO₂/ZrO₂ 之固溶體 (solid solution) 引起了學界與業界高度的矚目。歐盟在這方面尤其積極，其中 Horizon 2020 計畫所支持的3εFERRO (Energy Efficient Embedded Non-volatile Memory & Logic based on Ferroelectric Hf(Zr)O₂) 就是一個顯著的例子。

為了持續開發高速、低耗能且高可靠度的鐵電記憶體，深入探究 HfO₂ 鐵電層的形成機制是相當必要的。事實上，基於 HfO₂ 的氧化層具有鐵電性是材料科學上極為重要的發現，其原因在於熱力學穩定下的 HfO₂ 不論從實驗或是計算的平衡相圖 (equilibrium phase diagram) 均顯示其為不具鐵電性的中心對稱 (centrosymmetric) 結構。

在室溫常壓下，HfO₂ 最穩定的晶相是 monoclinic 晶相 (P2₁/c, m-phase)，升溫後則轉換至 tetragonal 晶相 (P4₂/nmc, t-phase) 或 cubic 晶相 (Fm3m, c-phase)，而升壓時形成具順電性 (paraelectric) / 非極化 (non-polar) 之 orthorhombic 晶相 (Pbca, Pmna)，不過這些晶相都不具備鐵電性。由實驗與理論計算得知，具鐵電性之 HfO₂ 是結晶成非中心對稱 (non-centrosymmetric) / 極化 (polar) 之 orthorhombic 晶相 (Pca2₁, o-phase) [5]，施加電場時，HfO₂ 中的氧原子會受到電場影響而發生位移也就是所謂的極化[3]。

HfO2 如何形成鐵電性所需的亞穩定態 (metastable) 晶相 o-phase 一直是熱門的研究議題。HfO2 由亞穩定態晶相 (如 t-phase) 經相轉變 (phase transformation) 形成穩定態晶相 m-phase 後，就無法再轉變為其他亞穩定態晶相，這是屬於一種不可逆的過程 (irreversible process)。一般認為亞穩定態晶相 o-phase 應該是由其他亞穩定態 t-phase 轉變而來的，其原因在於兩者的結構相似性，而施加非等向性應力 (anisotropic stress) 是發生此轉變的關鍵之一。常見的 HfO2 鐵電層製程如摻雜 (doping)、表面能效應 (surface energy effect)、島狀物聚結 (island coalescence)、熱膨脹不匹配 (thermal expansion mismatch)、金屬覆蓋層 (metal capping layer) 以及氧空缺 (oxygen vacancies) 形成都與非等向性應力有關[6]。圖三為 HfO2 薄膜經不同製程下所顯示的各晶相演進與晶體結構[7]。

圖3　HfO2薄膜經不同製程下所顯示的各晶相演進與晶體結構[7]

由動力學模型亦可說明 HfO₂ 薄膜形成 o-phase 的機制，如圖四所示[8]，以摻雜 Zr 的 HfO₂ 薄膜 (Hf_0.5Zr_0.5O₂，HZO) 為例，回火製程各階段晶相的變化可分為四個階段：

1. 初始階段：剛沉積的 fluorite 結構薄膜具有極微小 (約 2 nm半徑) 的成核點 (nuclei)，且很有可能以 o-phase 的微晶形式 (nanocrystallities) 存在。
2. 升溫階段：t-phase 因為其熵值 (entropy) 較 o-phase/m-phase 低，造成其 free energy 下降，因此這個階段薄膜的穩定相將由 o-phase 轉成 t-phase。
3. 持溫階段：m-phase 的 free energy 會降低，根據熱力學的理論，薄膜應該傾向形成 m-phase。不過由於 t-phase 與 m-phase 存在著高達 250 meV/formula unit (f. u.) 的能障，故薄膜在此階段仍維持 t-phase，然而更高的回火溫度與更長的回火時間將可能使系統具備超過此能障的能量，使薄膜形成 m-phase。
4. 降溫階段：由於 t-phase 與 o-phase 間的能障僅 30 meV/f. u.，薄膜非常有機會形成第二穩定態 o-phase 而非最穩定態 m-phase。

圖4　摻雜 Zr 之 HfO2 薄膜於回火過程相圖[8]

欲使薄膜盡可能形成 o-phase，降低 o-phase 之 free energy 是必要的，如圖五所示，提高回火製程中的降溫速率 (τ) 有益於增加薄膜中 o-phase 的比例[9]。近期的研究亦報導以水進行快速冷卻 (fast quench) 可使 HfO2 鐵電薄膜之 Pr 與 Ec 分別達到 50 μC/cm2 與 4.75 MV/cm，遠超過一般快速熱退火製程所呈現的結果[10]。   圖5　降溫速率與薄膜晶相關係圖[9]

鐵電材料應用於記憶體主要分為三種記憶胞 (memory cell) 結構，如圖六所示，包括：

圖6　不同結構之鐵電記憶體與對應讀取電流示意圖[11]

(a) FeRAM：一個電晶體與一個鐵電電容所組成的ferroelectric RAM (b) FeFET：單一電晶體形式的ferroelectric FET (c) FTJ：上/下電極包覆鐵電薄膜的ferroelectric tunnel junction[11]

早在 1940~1950 年代 BTO 與 PZT 等鈣鈦礦結構之鐵電層被陸續提出，其中 1952 年 MIT 的碩士生首先在其論文提出以 BTO 的鐵電電容作為資料儲存的元件，可以被視為 FeRAM 的雛型。如圖六 (a) 所示，FeRAM 記憶胞是由一個電晶體與一個鐵電電容所組成，與現有主流的動態隨機存取記憶體 (DRAM) 記憶胞結構類似，其中鐵電電容是由金屬上電極/鐵電材料/金屬下電極所構成。此記憶胞結構中，鐵電電容的下電極電壓透過電晶體由位元線 (bit line, BL) 所控制，而上電極電壓則由金屬板線 (plate line, PL) 所決定，藉由上電極/下電極的電壓極性與差異即可改變鐵電電容內電偶極的方向。

假設電偶極方向朝上是邏輯 ”1”，朝下是邏輯 ”0”，欲寫入資料邏輯 ”0” 資料至鐵電電容，可在電晶體開啟的情況下，於 BL 與 PL 分別施加 0 V 與高電壓 (如 Vcc)。反之，則可寫入邏輯 ”1” 資料。欲讀取資料，則可以在 BL 與 PL 兩處分別施加 0 V 與 Vcc。若儲存於鐵電電容的資料是邏輯 ”1”，則電偶極會轉變方向而成為邏輯 ”0” 並產生轉換電流 (dipole switching current)，繼而對 BL 充電，使 BL 電壓提高。反之，若儲存於鐵電電容的資料是邏輯 ”0”，則電偶極方向保持不變，BL 電壓幾乎沒有改變。藉由量測 BL 電壓的高低數值即可判斷鐵電電容儲存的資料是邏輯 ”1” 還是邏輯 ”0”。然而不論原來儲存的資料為何，一旦經過讀取的過程，所有的資料都會轉換成邏輯 ”0”，是一種明顯的破壞性讀取 (destructive reading)，因此必須在讀取資料後再寫入正確的資料。

基於 PZT 鐵電材料之商用型 FeRAM 記憶體寫入資料的速度約在數十奈秒等級 (ns)，具有長達 10 年的資料 (極化) 保存能力 (retention)，且反覆操作耐受力 (endurance) 可高達 10¹⁵ 次。值得注意的是鐵電電容的資料保存能力與去極化電場 (depolarization field) 的大小有密切關係。理想的情況下，鐵電層極化時，電極上所誘發電荷 Q 可以完全補償 (compensate) 鐵電層內的極化量P，在此情況下，鐵電層內部的電場為零。然而實際的電極並非理想導體，因而導致 Q 與 P 之間不平衡並造成鐵電層內的電場，即所謂的去極化電場。去極化電場越大則會使鐵電層內的極化程度隨時間衰減，極化保存能力劣化。去極化電場是無可避免的，所幸FeRAM記憶體的鐵電電容是以金屬作為電極，去極化電場較小，因此仍能達成優異的資料保存能力。

若以 HfO₂ 鐵電層製作 FeRAM，與 PZT 相較之下，其較高的 Ec 也更能抵抗去極化電場的影響。與 DRAM 相較之下，FeRAM 是仰賴鐵電層的電偶極方向來儲存資料，而非 DRAM 以電荷儲存資料，沒有電荷流失的問題，因此無須進行週期性的資料更新 (refresh)。由於資料的儲存與電荷無關，當面對輻射所引發的電流及可能的資料破壞具有更高的免疫力，因此也常應用於太空任務與核子醫學儀器所需的電子設備。另外，FeRAM 是屬於非揮發性記憶體，與 DRAM 揮發性記憶體的特性有相當大的屬性差異。經過多年發展，FeRAM 記憶體市場也發生了相當大的變化，1992 年 Ramtron 公司開始銷售商用型 FeRAM，2011 年 Texas Instruments 發表首款以 FeRAM 為基礎的微處理器，到了 2012 年 Cypress 公司取得了 Ramtron 公司，而 2020 年 Infineon 公司又購買了 Cypress 公司，自此 FeRAM 也成為 Infineon 公司應用於車用電子的記憶體之一，目前 Infineon 公司最大容量的 FeRAM 晶片為 16 Mbit，且仍以 PZT 作為鐵電材料。

邏輯 ”1” 或 ”0” 所對應的 Vt 差異稱為記憶視窗 (memory window, MW)，越大的記憶視窗意謂著越容易區分邏輯 ”1” 或 ”0” 的差異[12]。當一個記憶胞僅儲存 2 種 Vt 狀態 (如邏輯 ”1” 與 ”0”) 即表示可以存放 1 個位元 (bit) 的資料，若記憶視窗增加，則代表在此範圍內可以容許其他不同的狀態，能夠區分 4 種 Vt 狀態則表示可以存放 2 個位元 (bit)，目前已有文獻報導 FeFET 記憶體可以實現存放 3 個位元 (bit)[13]。

FeFET 記憶體可藉由不同的閘極電壓調整電偶極的轉向程度，繼而控制通道內的載子數量，達到實現不同 Vt 的目標。這種以單一記憶胞即可儲存 2 個或 3 個位元的情況類似 NAND Flash 記憶體技術的多層式儲存 (Multi Level Cell, MLC) 與三層式儲存 (Triple Level Cell, TLC) 的概念，可以降低至製造成本並大幅提升記憶體密度。欲實現單一記憶胞多位元儲存的目標，提高記憶窗是必要的條件之一。

圖8　不同材料之 FeFET 所需鐵電層厚度[14]

理論上 FeFET 記憶體所能夠達到的記憶視窗約可表示成 2tf ×EC，其中 tf 為鐵電層厚度，EC 則為矯頑電場。如圖八所示，由於傳統鈣態礦鐵電材料如 PZT 之 Ec 較小，欲實現較大的記憶視窗，勢必要沉積較厚的鐵電層厚度，這也是 PZT 材料應用於 FeFET 記憶體無法微縮的瓶頸之一，反觀 HfO2 鐵電材料，較大的 Ec 則可允許以較薄的厚度實現所需的記憶視窗，對於 FeFET 記憶體的發展有相當大的助益。 FeFET 記憶體的效能評估除了記憶視窗外，操作速度與資料保存能力也相當重要。對基於 HfO2 鐵電層之 FeFET 記憶體而言，其寫入資料的速度大約在 10 ns 的等級且擁有優異的資料保存能力。值得注意的是 FeFET 記憶體的鐵電層是沉積於半導體之上，而非 FeRAM 的鐵電電容其鐵電層是沉積於金屬之上，因此前述的去極化電場在 FeFET 記憶體會更加明顯。所幸 HfO2 鐵電層之 Ec 約為 1-2 MV/cm，可以有效抵抗去極化電場的反向效應，故仍能保有極為優異的資料保存能力。

FTJ 記憶體的結構相對簡單，如圖六 (c) 所示，為鐵電層被上/下電極所包覆的三明治結構。藉由鐵電層極化量方向可調變能障高度 (barrier height)，由於穿隧電流與能障高度之間呈指數函數關係，因此可進而改變穿隧電流大小並引發穿隧電阻 (tunneling electroresistance, TER)，形成高電阻與低電阻間轉換。

目前大多數報導的 FTJ 記憶體其操作電壓可在 4V 以下，操作速度介於 10-100 ns 之間，具備低寫入功耗與非破壞性讀取等優點，明顯優於傳統的 Flash。另外，FTJ 記憶體高/低電阻比例 (TER ratio) 或稱 ON/OFF 比例大概介於 10~100 之間。通常提高增加鐵電層厚度有助於提高 TER ratio，不過這會使得導通電流與讀取電流下降，讀取時間增加。另一種較為可行的方案則是採用包括鐵電層與介面層在內的雙層結構，使電偶極切換與穿隧電流發生在不同薄膜。

FTJ 記憶體目前仍然處在非常初期的開發階段，對於陣列結構下的潛洩電流 (sneak current) 的抑制以及高/低電阻之統計分佈相關分析仍有待進一步研究全。儘管FTJ記憶體具有成為下世代記憶體的高度潛力，不過以現階段而言，低電流密度限制了讀取資料的速度，因此比較適合應用於 In-Memory Computing 中的大量平行運算[11]。

圖9　FeRAM 記憶體之反覆操作耐受力 (endurance)[15]

圖九是典型 FeRAM 記憶體其鐵電電容元件 (TiN/HfO2 鐵電層/TiN) 之極化量與操作次數的關係圖，圖中可明顯觀察到極化量隨操作次數增加而上升 (喚醒效應，wake-up effect)，而後漸漸劣化 (疲乏效應，fatigue effect)，鐵電電容最終可操作的次數則由鐵電層崩潰 (breakdown) 所限制[15-16]。

wake-up 與 fatigue 效應可能會造成了資料的錯誤判讀，因此需要盡量抑制此效應。一般認為 wake-up 是初始時將鐵電疇壁釘扎 (domain wall pinning) 之氧空缺隨著操作次數增加而獲得能量並重新分布 (redistribution)，進而舒緩了釘扎現象或是介面處的鐵電層晶相由 t-phase 轉變成 o-phase 所致。

至於 fatigue 則來自於反覆操作下於 TiN 電極/HfO2 鐵電層介面處 TiOx 所產生的氧空缺並造成電荷捕獲 (charge trapping)，如圖十所示，這些被捕獲的電荷可能形成新的電偶極並導致鐵電疇壁釘扎的結果[15]，而 breakdown 也與持續地累積氧空缺的數量，形成永久漏電流路徑有關[17]。

圖10　鐵電層發生疇壁釘扎示意圖[15]

抑制金屬電極與 HfO₂ 鐵電層之間可能的介面反應是減少氧空缺的關鍵[16]，已有文獻指出在金屬電極沉積後，HfO₂ 鐵電層沉積前，透過適當的 NH₃ 電漿氮化處理可以有效抑制介面反應，使元件免於喚醒與疲乏效應[18]。另一方面，減緩 breakdown 效應也是延長鐵電記憶體操作次數的途徑之一。

由圖二的資訊可發現 HfO₂ 鐵電層之 Ec 較傳統鈣態礦鐵電層增加數倍，雖然有益於抵抗去極化電場或是提高 FeFET 記憶體之記憶視窗，但另一方面，HfO₂ 鐵電層之 Ec 最高可達到崩潰電場 (breakdown field、E_BD) 的 50%，反觀 PZT 之 Ec/E_BD 比值最高僅 10%，這項參數意謂著 HfO₂ 鐵電層以較為接近崩潰的電場進行操作，因此可操作次數不如採用 PZT 的鐵電記憶體。欲延長操作次數，降低 HfO₂ 鐵電層之 Ec 是可行的方案之一，文獻上已有報導將 Hf_0.5Zr_0.5O₂ 鐵電層摻入 La 元素可以降低 Ec，endurance 可達到 10¹¹ 次，這是大面積鐵電電容 (2000 μm²) 下所呈現最佳的 endurance 表現[19]。摻雜 Si 元素的 HfO₂ 也是能降低鐵電層 Ec 之製程，透過鐵電電容面積微縮至 28 μm²，缺陷密度較能掌控的情況下，endurance 預期可達到 10¹² 次[20]。

另外，也有研究團隊提出以具有印記效應 (imprint effect，因內建電場導致 +Ec/-Ec 不對稱的現象)的反鐵電 (antiferroelectric) 材料降低元件的操作電壓，研究成果顯示 endurance 可超過 10¹⁰ 次[18]。由於調控 HfO₂ 薄膜中摻雜 Zr 的比例即可實現反鐵電材料，同樣相容於現有製程，是相當值得投入研究方向。若要將 FeRAM 整合於隨機存取記憶的應用，endurance 至少要達到 10¹⁵ 次，因此仍有努力提升的空間。

圖十一顯示了從製程與結構的角度提升 endurance 的主要途徑，如圖十一 (a) 所示，以矽晶半導體基板為例，HfO₂ 鐵電層在回火的過程中會因為結晶成鐵電晶相而使介電常數提高至 25，並於 HfO₂/Si 之間會產生介電常數 3.9 的 SiO_x 介面層。

根據電位移場 (electric displacement field) 須保持連續性的特性，鐵電層電場 (E_F) 與介面層電場 (E_IL) 需滿足以下關係式。此關係式也意謂著鐵電層的飽和極化值 (Ps) 越大反而會造 IL 承受更高的電場，不利於 endurance 表現[22]。以 E_F 約等於 Ec (1 MV/cm) 估算，當 Ps 大於 5 μC/cm² 時，E_IL 將大於 20 MV/cm，極化量越大，E_IL 越大，也會越接近介面層崩潰的電場。因此 FeFET 記憶體的 endurance 通常不是由鐵電層本身決定，而是被介面層特性所限制[22-24]。

圖11　不同氧化層堆疊結構之 FeFET 記憶體示意圖[22]

在不同閘極偏壓的極性下，SiO_x 介面層的高電場會導致電荷易於由閘極金屬或矽通道注入，反覆操作下會發生介面陷阱產生 (interfacial trap generation) 或電荷捕獲 (charge trapping) 效應，前者導致 FeFET 記憶體元件之次臨界擺幅 (sub-Vt swing) 劣化，而後者則會造成 Vt 的偏移，兩者均會使記憶視窗縮小，不利於元件持續操作[25]。如圖十一 (b) 所示，為了減少電荷注入所造成的負面效應，成長高介電常數介面層，降低 E_IL 是可行的方式之一。

圖12　高介電常數 AlON 介面層之 TEM[26]

如圖十二所示，導入介電常數達 9 的 AlON 介面層，由於 EIL 降低，可以有效抑制電荷注入，因此可以在高電壓 (±5 V)、長時間脈衝 (10-4 s) 操作下仍達到 105 次的 endurance 表現。 此外，由於鐵電層電場提升，也可以使電偶極做更有效的轉換，故也可以在 ± 4V 的電壓操作下獲得高達 3.1 V 的記憶視窗[26]。文獻上以 SiNx 作為介面層也是類似的概念，結果顯示在低電壓 (±3 V)、短時間脈衝 (250 ns) 操作下可達到相當出色的 1010 次 endurance 表現[27]。 如圖十三所示，導入磊晶 SiGe 通道也可以因為介面層品質改善而達到 endurance 提升的效果[28]。

圖13　SiGe 基板上之鐵電薄膜介面特性[28]

圖14　FeFET 於不同通道種類下之 endurance 特性表現[29]   除此之外，有別於多數 FeFET 記憶體以 n 型通道為研究對象，如圖十四所示，近期的研究發現 p 型通道因為熱電子 (hot electrons) 引發的電洞數量較為和緩，故呈現更為優異的 endurance 表現[29]。

另一方面，如圖十一 (c) 所示，由於鐵電電容元件享有較為優異的 endurance 表現，在前述 FeFET 記憶體的鐵電層與介面層之間沉積金屬形成金屬/鐵電層/金屬/介面層/半導體的新元件結構，其中金屬/鐵電層/金屬可視為鐵電電容，故元件的 endurance 表現可獲得提升。此外，此結構上半部金屬/鐵電層/金屬部分的面積 (S_F) 與下半部金屬/介面層/半導體部分的面積 (S_I) 可分別調整其比例使得 S_I/S_F 大於 1，目的是藉由上半部電容值小於下半部電容值，使大部分電壓落在鐵電層，減少介面層的壓降，達成減緩電荷注入所造成的負面效應並提高記憶視窗。

如圖十一 (d) 所示，前述的記憶體結構可以進一步將上半部鐵電電容元件與下半部電晶體元件分別在後段與前段製程完成，不僅可靠度表現可以提升，熱製程也可以分別調整是此結構的優點[30]。不過鐵電電容元件的下電極是類似浮動閘極 (floating gate) 角色，漏電流或反覆操作次數過多時可能使浮動閘極累積過多電荷而無法排除，導致發生過度屏蔽 (over screen) 鐵電層極化的現象，使記憶體無法正常運作，故此結構在材料的選擇與厚度上均需要謹慎的設計[22]。

自 HfO₂ 鐵電材料發現後，為 FeRAM、FeFET 與 FTJ 記憶體的發展開啟了一個新的契機。眾多頂尖團隊經過 10 年努力，整合了創新的材料、製程與結構，在 FeRAM 與 FeFET 記憶體領域無論是在低功耗/高速運作、資料保存能力與反覆操作下的可靠度表現上均有顯著的提升，如圖十五所整理各項新興記憶體的重要參數比較[31]，鐵電記憶體極具有競爭優勢，各方面的效能預期會持續成長。

未來仍須克服多晶態 (polycrystalline) 鐵電薄膜在元件微縮所面臨元件之間 (device-to-device) 或同一元件不同操作次數之間 (cycle-to-cycle) 之特性變異性 (variability) 問題，以符合大規模記憶體模陣列運作上的需求。微縮時，每一個元件所包含的晶粒 (grain) 數量減少，而這些晶粒之晶粒尺寸、晶相分佈 (鐵電性/非鐵電性晶相比例)、方向性 (orientation)、晶界 (grain boundary) 特性各不相同，故元件之間的變異性會隨微縮而越加明顯[23]，以先進的物性分析技術進行材料微觀組織的鑑別將會越來越重要。

一個改善變異性的方向是減少晶粒尺寸至 2-3 nm 並保持鐵電性，如此可在微縮的元件內包含數百個晶粒並可因為數量較多的晶粒而使得不均勻性被平均後而趨於和緩。控制 HfO₂ 鐵電層成長時的熱製程可調整晶粒尺寸，提高降溫速度就是實現較小晶粒尺寸的可行方式之一[10]。

圖15　新興記憶體與現有 Flash 快閃記憶體特性參數比較表[31]

基於 HfO₂ 鐵電材料之 FeRAM 記憶體其 endurance 預期可達到 10¹² 次，雖然距離商用型基於 PZT 鐵電材料之 FeRAM 記憶體具有 10¹⁵ 次的可操作次數仍有些差距，但持續挹注研發能量預期將能縮小兩者差距。基於 HfO₂ 鐵電材料之 FeRAM 記憶體未來更具有發展，不僅在於元件微縮性，更在於可實現三維結構[32]、甚至是多位元儲存[33-34]的可行性與前瞻性。與 DRAM 相較之下，FeRAM 結構類似，但高極化密度可使記憶胞面積更能有效微縮，因此在製程複雜性與成本上更具有優勢[11]。

基於 HfO₂ 鐵電材料之 FeFET 記憶體，初期的市場定位在內嵌式記憶體非揮發記憶體 (embedded nonvolatile memory)[35]協助運算功能，與現有的內嵌式快閃記憶體 (embedded flash memory) 相較之下，FeFET 記憶體具有高速、低電壓操作、無須設計升壓電路 (charge pumping circuit) 控制 wordline 等優點，因此極具有取代內嵌式快閃記憶體的潛力。

長遠來看，邁向高密度儲存應用的獨立型 (standalone) 記憶體市場極具有潛力，原因在於單一記憶胞可儲存 3 個位元的技術已實現[13]，且類似 3D NAND Flash 快閃記憶體之垂直式 FeFET 記憶體元件結構也成功展示[36-37]，透過適當的技術整合是相當有機會的。另外，FeFET 記憶體在神經型態運算的系統中亦可扮演突觸[38-39]與神經元[40-41]的角色，是未來 In-Memory Computing 架構中極具潛力的記憶體技術。

References:

[1]. A. Mehonic et al., Adv. Intell. Syst., 2, 2000085 (2020)

[2]. J. Müller et al., ECS J. Solid State Sci. Technol., 4, N30 (2015)

[3]. S. S. Cheema et al., Nature, 580, 478 (2020)

[4]. T. S. Böscke et al., Appl. Phys. Lett., 99, 102903 (2011)

[5]. L. Xu et al., J. Appl. Phys., 122, 124104 (2017)

[6]. Z. Fan et al., J. Adv. Dielect., 6, 1630003 (2016)

[7]. R. D. Clark et al., ECS/AiMES Int. Meeting Within Symp., 1 (2018)

[8]. M. H. Park et al., Adv. Electron. Mater., 5, 1800522 (2019)

[9]. A. Toriumi et al., IEEE IEDM, 338 (2019)

[10]. B. Ku et al., IEEE Symp. VLSI Tech., TF2.5 (2020)

[11]. T. Mikolajick et al., J. Appl. Phys., 129, 100901 (2021)

[12]. N. Dahad, www.eetasia.com (website), (2020)

[13]. S. De et al., IEEE Symp. VLSI Tech., T7-2 (2021)

[14]. J. Müller et al., IEEE Symp. VLSI Tech., 25 (2012)

[15]. M. Pešić et al., Adv. Funct. Mater., 26, 4601 (2016)

[16]. W. Hamouda et al., J. Appl. Phys., 127, 064105 (2020)

[17]. J. Y. Park et al., J. Appl. Phys., 128. 240904 (2020)

[18]. K. Y. Chen et al., IEEE Symp. VLSI Tech., 84 (2017)

[19]. M. G. Kozodaev et al., J. Appl. Phys., 125, 034101 (2019)

[20]. L. Grenouillet et al., IEEE Symp. VLSI Tech., TF2.4 (2020)

[21]. M. Pešić et al., Adv. Funct. Mater., 26, 7486 (2016)

[22]. H. Mulaosmanovic et al., Nanotechnology, 32, 502002 (2021)

[23]. A. I. Khan et al., Nature Electronics, 3, 588 (2020)

[24]. E. Yurchunk et al., IEEE Inter. Reliability Physics Symp., 2E.5.1 (2014)

[25]. N. Gong et al., IEEE Electron Device Lett., 39, 15 (2018)

[26]. C. Y. Chan et al., IEEE Symp. VLSI Tech., TF1.1 (2020)

[27]. A. J. Tan et al., IEEE Electron Device Lett., 42, 994 (2021)

[28]. K. Y. Chen et al., IEEE Symp. VLSI Tech., 119 (2018)

[29]. H. K. Peng et al., IEEE Electron Device Lett., 42, 835 (2021)

[30]. K. Ni et al., IEEE IEDM., 296 (2018)

[31]. V. Milo et al., Materials, 13, 166 (2020)

[32]. P. Polakowski et al., IEEE International Memory Workshop (IMW), (2016)

[33]. K. Lee et al., ACS Appl. Mater. Interfaces, 11, 38929 (2019)

[34]. K. Ni et al., IEEE IEDM., 669 (2019)

[35]. S. Slesazeck et al., IEEE ICICDT., 121 (2018)

[36]. F. Mo et al., IEEE Symp. VLSI Tech., 42 (2019)

[37]. M. K. Kim et al., Science Advances, 7, 1341 (2021)

[38]. M. Jerry et al., IEEE IEDM., 139 (2017)

[39]. C. P. Chou et al., ACS Appl. Mater. Interfaces, 12, 1014 (2020)

[40]. S. Dutta et al., IEEE Symp. VLSI Tech., T12-4 (2019)

[41]. C. Chen et al., IEEE Symp. VLSI Tech., T12-2 (2019)

事實上，鐵電記憶體的技術已發展超過 50 年了，由於其驅動原理是利用電壓來改變位元狀態，不是使用電流，元件讀寫時所需的功耗極低。同時，此元件也具備非揮發性、耐久性及轉換速度超快等特點，因此一直被視為儲存應用的理想技術。然而，早期的鐵電記憶體發展大多是採用基於鈣鈦礦族的鋯鈦酸鉛 (PZT) 來製作，礙於該材料本身的壓電特性複雜及製程上保形沉積困難等限制，其產品應用僅侷限於利基市場。而近年來隨著半導體常見材料 HfO₂ 被發現具有鐵電相特性，且該材料的應用製程複雜度低、成本上更具優勢，才終於為鐵電記憶體推升另一波新的產業發展契機。

半導體產業持續朝向更小的製程節點邁進，包括 DRAM 與 NAND Flash 已開始面臨到元件微縮的嚴苛技術挑戰。基於 HfO₂ 材料之鐵電記憶體不僅有更大的尺寸縮微空間，也可實現 3D 結構整合，甚至具備多位元儲存的可行性。另外，鐵電記憶體是一基於自發極化原理的電容式元件，不僅具有可靠的非揮發性、格外快速的讀寫速度、反覆存取的高耐用性與超低的耗電量等特點，其在製程複雜性與成本上也相對更具有優勢，未來絕對最有機會成為後摩爾定律時代的新興儲存解決方案。然而，欲在鐵電記憶體產業取得領先地位，除了於元件創新技術上須具備優勢外，相關的電路與系統封裝整合技術也是關鍵，期待國內產官學界能及早掌握此契機，協力進行完整策略布局。

本篇文章針對鐵電記憶體的發展概況提供了全面性介紹，同時也清楚闡述其技術挑戰與未來機會，可有效幫助讀者快速地學習了解此最具市場潛力的前瞻技術。清大巫教授多年來致力於鐵電記憶體的學術研究，其團隊曾發表過許多重要的研究成果，皆已刊登於國際知名期刊，甚至去年也曾獲選為 IEEE Electron Device Letters 的期刊封面與編輯精選。閎康科技非常榮幸今年度可以和巫教授攜手進行產學合作，提供該團隊在鐵電記憶體研究上所需之完整分析服務。閎康科技擁有完備的檢測設備與專業技術經驗，能全面滿足半導體先進製程及封裝方面之各種分析檢測需求。下期「 科技新航道 | 合作專欄 」正在緊鑼密鼓籌畫中，敬請持續關注閎康技術文章，帶給您最前沿的技術新知，在全球供應鏈中更具競爭力！