矽光子技術促進先進高效能計算

矽光子技術促進先進高效能計算

李佩雯 教授團隊

國立陽明交通大學 電子研究所

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遍及全球的數據中心以及現正當紅的人工智慧應用產品(如:ChatGPT、DeepSeek等)無不迫切地需要高效率又節能的硬體(含:處理器晶片以及電路系統)來處理與運算巨量數據。然而，市售的商業核心處理器如: CPU、GPU等的效能(亦即，每單位能量可以執行的運算數量(computations per Joule))早在2010年代中期就已經趨於飽和，一直無法再進一步推進。這是因為長久以來沿用的摩爾定律已經捉襟見軸，單純地微縮電晶體的特徵長度與技術節點已無法同時兼顧運算效率與能耗。短通道效應造成電晶體的漏電流(能耗)遽增。此外，為了增加電子元件的堆積密度，極力縮小金屬線口徑以與超長距離的金屬佈線等電連結(electrical interconnect)更是造成耗能、速度延遲的主要技瓶頸。雖然使用多核心處理器可以提升整體運算系統的性能，但是處理器系統內電路板-電路板(board-to-board)、晶片-晶片(chip-to-chip)之間依然是以電纜或是金屬線連結之。多核心處理器的數量愈多，介面使用的電連結就愈頻繁複雜，對於提升運算系統的整體效能而言，反而更是大打折扣。

近年來，矽光子技術儼然成為促進高效、節能運算系統的最佳助手(booster)。若能運用光訊號所擁有快速、零耗能傳遞的理想特性，以”光連接(optical interconnect)”輔助或是替代”電連接”，應可突破或是改善電荷訊號傳遞延遲與耗能的窘境。目前數據中心已經使用第一世代的矽光子技術，取代電路板-電路板介面的電纜連結。使用所謂的插拔式(pluggable)光收發模組，以光纖進行光訊號的傳輸後，再轉成電訊號以金屬線傳輸進入交換器。這種光纖與金屬電線並存的傳輸路徑，雖然有效地縮減電纜線的使用量或是長度，但是仍然面臨金屬線產生的”熱”以及電訊號強度衰退的問題。因此處理器晶片系統廠商，如：輝達(NVIDIA)、超微半導體(AMD)、高通(Qualcomm)等紛紛向晶片製造廠商(如：英代爾(intel)、台積電(tsmc)、三星(Samsung)、 格羅方德(GlobalFoundries)等)提出第二世代或是2.5世代矽光子共封裝光學模組(Co-packaged optics, CPO)的技術支援。亦即，將原先散落在印刷電路板(PCB)各處的光電模組(如光接收器、光波導、光調變器、電流電壓放大器、驅動IC、交換器等元組件)，以共封裝的方式整合到單一矽晶片上。如此一來，可大幅減少電線連結的使用量，達成提升運算速度、頻寬、與降低功耗的功效。

2024年十二月於舊金山舉行的IEDM國際會議中，台積電針對數據中心的應用場域，宣布推出新型的先進矽光子與封裝技術–「緊湊通用光子引擎(COmpact Universal Photonic Engine, COUPE)」。^[1–4]已備妥個別光學元件(鍺光偵測器、微型環光調製器、氮化矽/矽光波導、連結外部光纖的光柵耦合(Grating Coupler)和邊緣耦合(Edge Coupler)、溫度感測器等)的製程設計套件(process design kit, PDK)，可供晶片設計廠商設計使用。台積電發表數篇矽光子引擎的論文，展示以CoWoS(Chip-on-Wafer-on-Substrate)封裝技術整合電子積體電路晶片與矽光子電路晶片。台積電預期於2025年正式推出在PCB上共封裝的插拔式(pluggable)光收發模組，2026年再推出在基板(substrate)上平面(planar)整合光子積體電路與電子積體電路以及在中介層(interposer)上堆疊(vertically-stacking)整合光子積體電路與電子積體電路。

雖然使用先進、強健的CMOS製程技術已成功地製作許多先進的電子處理器與積體電路系統，但是在矽平台上實踐可垂直堆疊整合的矽光子-電子積體電路，並非易事。首先，光子積體電路中光學元件(如: 半導體雷射、光偵測器、光調變器、尤其是光波導等)的幾何尺寸(如:特徵長度或是薄膜厚度約次微米(sub-mm)或是微米(mm)等級，這主要是取決於傳輸光的波長)都遠遠大於電子積體電路中電子元件(如:電晶體、電容…)的幾何大小。再者，光學元件之間的連結著重於光耦合(coupling)。為了降低光耦合耗損(coupling loss)，耦合面積或是耦合長度通常需要大於微米平方(mm²)或是微米(mm)以上，這幾乎是電子元件電接觸連結(electrical contact)的百倍甚至千倍以上。然而，為了減少光散射以及傳輸損耗，光學元件的側壁平坦度(sidewall roughness)必須是在奈米級別(nm-scale)。這對於電子元件而言，側壁平坦度奈米級別的要求反倒不常見。為了實現矽光子技術，晶片製造廠商如格羅方德的前身IBM在2000年初期(或是更早)即已開始研發矽光子技術，於2008年正式率先提出矽光子光連結的概念與原型。英代爾與加州大學聖塔芭芭拉分校(UCSB)、史丹福大學(Stanford Univ)、麻省理工學院(MIT)長期合作，也策略佈署且深根矽光子光連結技術多年。除了針對個別光學元件所需的單晶薄膜磊晶成長、結構設計以及光學性能等研發出優化的製程與開發光子設計自動化(photonic design automation, PDA)軟體之外，更進一步開發主動光學元件與光波導的耦合設計與製程整合，甚至已展示光學積體電路與系統(如:高密度分波多工光纖骨幹傳輸系統)。目前，英代爾的矽光子前沿技術應該居晶片製造業界領先的地位。目前，矽光子晶片已融入資料中心(data center)、5G通訊等技術範疇，開啟了巨大的商機。Google、Apple、Meta、Amazon和Microsoft等公司也積極地開發高效率的矽光連接晶片技術，建置短距離數據中心內部(850nm雷射與多模光纖)以及長距離數據中心之間(1310nm雷射與單模光纖)的光連結。其他的歐美公司與研究機構，如: Cisco、STM以及IMEC、AIM Photonics、IME等，也早已進行矽光子積體光路與CMOS積體電路整合的技術佈局，冀盼更進一步提升晶片上(on-chip)訊號處理的速度與頻寬。

雖然現在晶圓製造廠商已推出矽光子技術的代工服務，可供電路板-電路板之光連結應用，但是欲充分發揮矽光子對於高效、節能運算的實質助益，就必須啟動晶片上(on-chip)光連結。惟目前晶片代工廠商尚無法提供可以直接整合的光源雷射(lasers)。加州大學聖塔芭芭拉分校(UCSB)John Bower教授於2024年IEDM國際會議中的特邀演講中，針對在矽平台上製作可直接整合的量子點雷射光源所需的關鍵技術以及實現高容量矽光子積體電路的技術演進，做了詳細、精闢的說明。^[5]一般而言，半導體薄膜式雷射光源通常需要極大的驅動電流方可觸發雷射發光。但是長期運作時，隨著操作溫度逐漸增加，發光的波長容易發生紅移(red shift)、發光強度也會隨之降低。因此常有溫度穩定性、可靠性與使用壽命不佳的缺點。更甚的是，矽是間接能隙(indirect bandgap)的半導體，光-電轉換效益極低。可喜的是，2008年美國麻省理工學院展示了鍺半導體雷射的功能性。^[6]以n-型重摻雜以及伸張形變等技術，可以將鍺薄膜得間接能隙轉變為偽直接能隙(pseudo-direct bandgap)。但是自由載流子吸收(Free Carrier Absorption)效應，大大增加激光閾值(臨限電流值，約280 mA/cm²)，導致鍺雷射的操作壽命短，更不利於操作的溫度可靠度與穩定性。因此，目前僅能以封裝或是晶圓鍵結等方式，整合三五族雷射光源與矽光子的主動/被動元件。但是，礙封裝或是晶圓鍵結的成本相當高，不利市場競爭性。

反觀，受惠於三個維度的量子侷限效應，量子點有效地將光激子(exciton)鎖在其內，因此只須相對小的驅動電流閾值即可啟動雷射發光，也可以在更高的溫度環境穩定操作。此外，量子點內的分散能階有助於純化量子點雷射的單色光波長(光譜線寬約數十nm或是更窄，僅為一般雷射光源線寬的1/10)、穩定脈衝雷射地鎖模以及更長的雷射壽命(萬倍時間)。^[5]而且，量子點擁有可調變之電子能結構的量子物理特性，可以藉由製成配方改變量子點的直徑來調整發光波長。如再佐以表面電漿共振(Surface plasmon resonance，SPR)等工程設計，可以進一步優化量子結構雷射的性能。John Bower教授特別介紹了其實驗室，在矽平台上先蝕刻二氧化矽薄膜、顯露出矽後，再選擇性磊晶成長InAs量子點，已展現了高品質量子點雷射光源的具體成果。

除了量子點雷射之外，可與氮化矽/矽光波導整合的鍺光偵測器也是實現矽光子平台的重要奠基石之一。礙於鍺半導體本身的能隙能量值偏小，約0.66 eV，常伴隨有暗電流偏高的疑慮，影響光電轉換的訊雜比值、偵測能力(detectivity)以及嚴重地地造成能量耗損。許多研究指出，在光偵測器的吸光區結構之中納入量子點，可以降低暗電流，提高光載子的生命期、熱穩定性與光響應度，也可調變偵測光波長、甚至微縮元件厚度/面積大小等。^[7]因此，量子點的光源與光偵測器的技術研究也如雨後春筍般蓬勃發展進行。

除了量子點雷射光源以及鍺光偵測器等元件的製作挑戰之外，矽光子技術商品化的另一個實際技術挑戰是，如何以準確又有效率的數值模擬預先設計矽光子的主、被動元件(如: 半導體雷射、光偵測器、光調變器、光波導、分光、集光等)以及評估整體光子積體電路系統的性能。史丹福大學Jelena Vuckovic教授於2024年IEDM國際會議中的特邀演講中，也展示其實驗室透過與其他頂尖研究機構、實驗室以及諸多晶圓製造廠家的產學合作，已開發高速、高效能的電磁(EM)模擬分析軟硬體(Stanford Photonics Inverse Design Software, SPINS)，並且通過產學合作廠商的成熟製程，製作微型化、可整合光子積體電路系統進行驗證之。^[8]通過產學緊密合作的逆向設計(inverse design)，其實驗室與合作夥伴成功地展示具有擴充性的量子與經典矽光子積體光學電路系統(Scalable Quantum and Classical Photonics)。例如可以提供數據中心應用的寬頻多通道光收發器模組，以及在碳化矽平台上，以自製的微型化Ti:Sapphire雷射操控矽空穴的電子自旋量子位元。

誠如Jelena Vuckovic教授所言，矽光子技術不僅可以改善傳統經典計算之運算速率以及增進數據中心傳輸效能，更可望促進量子計算的量子位元技術的實際發展。事實上，不論是矽空穴或是離子阱(ion trap)量子位元，都迫切需要矽光子積體電路，就近操控或是讀取量子狀態，方能真正展現量子位元的運作。

對於宣稱可以在常溫運作的離子阱量子位元而言，目前多是使用光學桌上的光或是微波訊號，遠端操控位於真空腔體內離子阱量子位元^[9]。在讀取離子阱量子位元的量子態訊息時，也是透過光學桌上高孔徑值透鏡聚焦到單光子偵測器。在常溫、真空的環境，雖已驗證離子阱量子位元的功能性，但是，在擴充量子位元數目以及提升實際初始化/操控/檢測量子態的保真度等方面，離子阱量子技術面臨許多技術挑戰。^[9]

這是因為複雜的光學組件與光纖之間的對準以及機械振動/熱噪聲等環境擾動，產生許多額外的雜訊源，限制了離子阱量子位元的讀取保真度。如果能在真空環境中，雷射光源直接透過光波導，操控離子阱量子位元。同時也以光波導連結單光子偵測器，直接讀取離子阱量子位元的量子態訊息後，輸出給CMOS積體電路，進行後續的訊號處理。如此一來，不僅可以消除自由空間中光學元件的抖動/漂移、無所不在的電噪聲，更可以免除過長的光纖以及複雜的光學組件之間對準的問題。對於”提高”離子阱量子位元的讀取保真度有莫大的助益。

雖然矽光子元件技術的研究發展已逾三十年。但是矽光子的研發大多是針對通訊或是經典計算等應用。開發的矽光連結技術(光波導、光調製器、光偵測器甚至光源等組件)，著重於處理高速、高頻寬、高響應度或是高瓦數的光/電訊號，以供通訊應用。若是要操控或是讀取離子阱量子位元的矽光子元件，則是必須能夠處理低雜訊、低暗電流或是極低瓦數(少數顆光子)的近紫外線或是可見光訊號，甚至必須能在低溫環境下穩定運作。以下針對離子阱量子位元應用，擇要說明矽光子元件的關鍵技術需求與技術挑戰。

常用來操控離子阱量子位元的雷射光源波長範圍約為 300-2000 nm，涵蓋近紫外、可見光以及近紅外光譜。可惜，目前矽光子技術中常用的矽光波導在紫外與可見光波段的吸光率很高，光學性質損耗大，不適用於離子阱量子位元技術。反倒是，氮化矽(Si₃N₄)光波導在紫外-可見波長段範圍是透明、不吸光的，光學損耗低 ^[10,11]。氮化矽是CMOS製程技術之中常用的絕緣層、間壁層、護層等材料，可以使用常規的化學氣相沉積(CVD)製程方法沉積之。也可以依實際應用所需，微調化學氣相沉積的製程配方，調整氮化矽化學組成(如:Si_xN_y甚至SiO_xN_y薄膜)以及折射係數，有助於調變氮化矽光波導的模態數目、光侷限以及傳輸損耗等。由於氮化矽光波導可以彌補矽光波導無法涵蓋的可見光(400-1000nm)波段，近年來已經成為各種實驗晶片之最佳平台，尤其是量子通訊/計算^[12]。

2020年蘇黎世聯邦理工學院^[13]報導離子阱晶片與氮化矽光波導整合於一體的離子阱量子邏輯閘。所展示的離子阱量子邏輯閘，是以單模光纖將729 nm可見光射入氮化矽光波導，傳遞給位於真空、低溫環境的離子阱晶片。此法可以免除光學桌上光學對準以及機械振動與光束點漂移的困擾，改善量子邏輯閘的保真度。但是蘇黎世聯邦理工學院展示的離子阱晶片尚未與光調製器、單光子偵測器等矽光子主動元件整合。這是因為鍺或是矽鍺在氮化矽膜上的結晶成核蟄伏時間很短，在氮化矽薄膜上，難以選擇性磊晶成長的方法成長高品質的單晶鍺或是矽鍺薄膜，故無法再繼續製作矽光子主動元件。雖然可以使用(1)晶圓鍵結的方式，在氮化矽平台上鍵結SOI後，再磊晶成長光主動層–鍺或是矽鍺薄膜^[14]，或是仿照(2)STM、IHP公司與多倫多大學在SOI平台上製作矽鍺調製器與鍺光偵測器之後，再沉積PECVD氮化矽膜，經CMP磨平後，製作頂層氮化矽光波導。^[14-16]但是，後者提出的頂層氮化矽光波導的製程做法，甚難再繼續執行氮化矽去氫化或是緻密化的高溫退火製程，無法降低氮化矽光波導內部的缺陷數。因為此舉會導致位於底部的光主動區:矽鍺與鍺磊晶薄膜的晶格鬆弛，造成光學主動元件的性能劣化。迄今在氮化矽光平台上，單石積體整合鍺/矽鍺高速光調製器^[14]、高速光偵測器^[14,15]以及雷射光源^[17]的文獻報導甚少。因此，在氮化矽平台上製作光主動元件以及整合光主/被動元件是重要的研究議題。

量子位元的量子態訊號非常微弱且易受周遭環境的雜訊干擾，故需要可以直接”內置”單光子偵測器，快速、精準地就近直接讀取與偵測離子阱量子位元的少數幾顆光子數目變化。最好是可以直接以氮化矽光波導連結單光子偵測器與離子阱量子晶片，盡量地減少”收集”與”偵測”光子的串擾，還可以進一步擴展與測量大型離子阱量子位元陣列的可行性。一般而言，離子阱量子位元發射的光子波長大多是300–500 nm。但是目前“技術最成熟”的矽雪崩光電偵測器可偵測850 nm的光，無法直接偵測離子阱量子位元的狀態。美國NIST 研究人員使用自製的內置”超導”單光子偵測器，無需使用成像鏡頭和相機，即可以幾近完美的準確度(讀取正確率超過 99.9%)讀取鈹離子(beryllium ion)的量子狀態。^[18]但是”超導”單光子偵測器必須在接近絕對零度的環境才得以正常運作。由NIST的報導可知，為了有效地提高檢測效率以及降低暗計數率，迫切需要與 CMOS技術相容的近紫外矽基單光子偵測器。而且，需要可以單石整合氮化矽光波導/光柵與矽基單光子偵測器，以進一步降低耦合損耗和噪聲以及擴展離子阱量子位元數量。

除了可與離子阱量子晶片整合的單光子偵測器之外，氮化矽光波導耦合的可見光源更是操控離子阱量子晶片的關鍵元件。誠如John Bower教授再IEDM邀請演講所述，在矽基板上實現可積體化的光源一直是矽光子技術的最大罩門。更遑論是可以與氮化矽光波導整合的可見光光源。

文獻報導使用鍺奈米結構如:量子井、量子線甚至量子點，可有效地減緩在矽晶圓上成長單晶鍺薄膜的缺陷問題。尤其是憑藉著量子侷限效應，在狹小的鍺量子點內，電子-電洞波函數的強烈重疊耦合大大地增進鍺量子點的光學躍遷振盪強度，破除鍺塊材材料必須嚴格遵循能量-動量(E-k)守恆的魔咒。而且，調整單一材料鍺量子點的直徑大小，還可以調變發光能隙，發射出不同波長的光，也就突破必須選用不同的塊材材料來製作不同波長光源的限制。然而，單顆量子點的發光體積小，需要置放於共振腔內。當雷射光照射量子點/共振腔時，藉由『珀塞爾效應』(Purcell effect)快速增生量子點內的光激發光子數目，提高總體的發光品質因子。常用的量子點共振腔結構有光子晶體、微型碟、微型環。有鑑於光子晶體陣列的結構設計的複雜性(如:模板厚度、孔洞直徑、週期以及缺陷模態或是模態)與製程精細的超高要求(必須使用先進的微影系統來曝寫次微米級別孔洞(直徑或是週期))，微米級別的微型碟或是微型環以及共振腔的設計與製作相對容易，而且發射共平面(in-plane)光可以與相鄰的總線波導耦合，有利於晶片上的整合。

微型盤共振腔主要由將光場侷限在圓盤狀光密介質之中，在微型環共振腔的邊緣，沿著圓盤碟的徑方向達成共振，產生光纖回音廊模態(whispering gallery mode, WGM)。微型盤共振腔結構在電極、波導的設計與製作具有相當大的彈性與成本優勢。近年來歐美研究機構陸續報導，在懸浮矽、鍺、二氧化矽或是氮化矽微型碟共振腔中嵌入各種(如: 矽、鍺、CdSe)量子點，展示光激發微雷射(micro laser)。法國CNRS-Univ.發表了一系列論文^[19]，在砷化鎵基板上，先磊晶成長300-nm厚 n⁺-鍺，微影蝕刻製作出懸浮鍺微型碟後，再沉積氮化矽裹覆鍺微型碟，形成伸張形變 n⁺-Ge主動發光層，展示光激發鍺微雷射。惟採用鍺在砷化鎵上(Ge-on-GaAs)的作法，甚難轉移至矽平台上。東京都市大學提出P-I-N鍺量子點微型盤二極體，^[20]，可以與鄰近波導耦合，以電激發光。但絕大多數量子點微型碟都是製作在SOI平台上，不適用於可見光光源。亟需開發量子點/氮化矽微型碟可見光源，以順利與離子阱量子晶片整合。

本實驗團隊於2022年旗艦型IEDM國際會議中報導[21]，單石整合的氮化矽波導(含:光柵耦合器與波導錐)、鍺量子點微型碟光源以及光子偵測器等元件，可以供近紫外—可見光的離子阱感測應用，如圖一所示。

Fig. 1 Ge quantum-dot photodiodes and light emitter embedded in Silicon-Nitride

我們以全CMOS 製程技術製造可調控直徑以及空間位置的鍺量子點陣列。以單一步驟的選擇性氧化，可以將位於氮化矽薄膜上的微影定義複晶矽鍺柱轉化為內崁氮化矽的鍺球狀量子點。我們的鍺量子點擁有最重要的特色亮點是通過 900 oC熱氧化製備而成的，因此具有高溫熱穩定性的優勢，如圖二所示。這種本質天生的熱穩定性優勢為鍺量子點光偵測器以及光發射器開啟了可以與頂部或是底部氮化矽波導以漸逝波耦合的可行性。從元件製造和整合的角度觀之，頂部波導耦合結構具有元件(光偵測器以及光發射器)設計以及三維整合材料選擇方面的靈活性。頂部波導耦合結構可以免除”波導”和”基板”必須是相同材料的需求。我們的自組氮化矽崁入鍺量子點陣列結構方法，提供了氮化矽微盤發光器和PIN光偵測器與頂部或是底部氮化矽波導單實整合的靈活度與落實三維PIC整合的可行性。[22]我們所開發的鍺量子點製作技術，係直接運用CMOS製程技術，具有極佳的製程掌控性以及元件設計的工程化優勢，可以直接製作量子位元、單電子電晶體與光電晶體等，具有實用與產業化之可行性。有助於開拓量子計算、光連結等技術。

Fig. 2 Formation of self-organized heterostructures of capping SiO2/Ge QDs within host of Si3N4 on top of SOI as evidenced by TEM, HAADF STEM and EDS maps of elemental Ge (green), N (red), and O (white) micrographs. After P. W. Li et al., IEDM Tech. Dig. pp. 451-454 (2022).

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