3D IC封裝：異質接合技術發展及以臨場升溫原子力顯微鏡輔助製程設計
陳智 講座教授、林懷恩 博士生
國立陽明交通大學 材料科學與工程學系
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3D IC封裝與異質接合技術 |
近年來，人工智慧(artificial intelligence)和高效能運算(high performance computing)市場的快速成長推動半導體技術朝向更高效能與更低功耗的方向發展。普遍上，晶片效能的提升可以透過縮小電晶體尺寸實現，然而隨著尺寸持續微縮，量子穿隧現象導致漏電流發生，加劇功率消耗[1]。為突破此困境，將電晶體架構以垂直方向製作的3D IC，例如鰭式電晶體(FinFET)、環繞式閘極電晶體(GAAFET)，成為CMOS技術發展的顯學，亦成功在市場中被應用。然而，在CMOS技術節點微縮的同時，後段製程(BEOL)的互連導線長度和複雜性隨之提升，造成導線延遲的大幅增加，成為晶片效能繼續提升的瓶頸[2](圖1)。此外，3D IC架構的複雜性使其於製程及研發的成本居高不下。為了解決這些問題，2.5D/3D IC封裝技術應運而生，其透過將不同功能的晶片以更高程度的整合，縮短訊號傳輸路徑，進而降低整體功耗。其中3D IC封裝技術在系統整合度、體積和效能方面更具優勢，並且能夠有效降低單位成本，使其成為延續摩爾定律(More than Moore)的關鍵技術[3](圖 2)。
圖1. 閘極及導線延遲隨CMOS技術節點演進之關係圖，導線延遲成為晶片效能提升的瓶頸[2]。 |
圖2. 三維積體電路以垂直方向進行封裝，將不同功能的晶片進行高程度的整合，實現系統等級的效能提升，進而延續摩爾定律[3]。 |
在3D IC封裝技術中，晶片的垂直堆疊是關鍵製程。目前，晶片堆疊的主流方法仍以錫凸塊(solder bump)為主。然而，隨著接點間距微縮，錫凸塊技術面臨諸多可靠性問題，例如頸縮(necking)、掏空(depletion)、塌陷(collapsing)等[4, 5]。因此，為克服這些挑戰，異質接合技術應運而生。相較於錫凸塊，異質接合技術可在單一製程中同時形成絕緣介電層與金屬導線層，實現高密度、低電阻的互連，並進一步降低功耗。也因此，此技術已被多家半導體公司廣泛應用，如索尼(Sony) 於2016年將其導入 CMOS 影像感測器(CIS)[6](圖 4)，為業界中首次使用異質接合技術的產品，超微半導體(AMD)於2022年發表首款應用此技術的伺服器處理器，採用台積電(TSMC)的SoIC技術，有效降低功耗(圖 5)。隨著異質接合的導入量產，顯示3D IC封裝的重要性日漸月增。
圖 3. 錫凸塊之尺寸及間距微縮造成的可靠度議題[4, 5]。
圖4. Sony 於 Samsung Galaxy S7 鏡頭中使用異質接合技術製作CMOS影像感測器[6]。 |
圖5. AMD發表首款使用異質接合技術之伺服器處理器。[Source: AMD] |
異質接合技術可以實現高密度接點，提高晶片效能，然而其特殊的接合機制卻帶來許多製程上的挑戰。其機制如下(圖 6)，首先，將帶有銅/二氧化矽鑲嵌栓孔(Cu/SiO2 damascene via)的上下晶圓(或晶片)進行對位，接著會在室溫下進行介電層的接合，最後在高溫後退火時，利用銅與二氧化矽間的熱膨脹係數不匹配，銅墊將膨脹並接觸對側的銅墊，完成銅對銅接合。由於銅墊在退火下的膨脹量僅為奈米等級，使製備銅/二氧化矽鑲嵌栓孔的挑戰嚴峻，若在化學機械平坦化(chemical mechanical planarization, CMP)的過程造成銅墊過磨(over-polishing)，銅墊將無法在後退火時完成接合，導致製程失敗(圖 6b)。因此精準的CMP控制及了解銅墊在高溫下的膨脹量對於提升異質接合的製程良率相當關鍵。過去相關研究僅能以模擬方式，如有限元素法(finite element analysis, FEA)，計算銅墊在高溫下的熱膨脹量[7-9]，而缺乏直接量測方法進行驗證。為補足此相關技術的不足，本研究團隊提出使用臨場升溫原子力顯微鏡(in-situ heating atomic force microscopy, in-siu AFM)觀察銅墊在升溫條件下的表面形貌，並成功取得真實膨脹量，為相關研究中首見。藉由此數據，可掌握異質接合相關製程之製程窗口(process window)，如CMP控制的銅墊凹陷量(Cu recess)及退火溫度，並且能夠驗證模擬數值的正確性，為相關應用的一大突破。
圖6. 異質接合之製程流程，包含晶圓 (或晶片) 對位、室溫下實現介電質接合、及透過後退火完成銅對銅接合。(a) 銅墊凹陷量 (Cu recess) 最佳化及 (b) 銅墊凹陷量過量之情況 [10]。
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臨場升溫原子力顯微鏡之使用原理 |
原子力顯微鏡(AFM)常用於分析表面形貌，其主要組件包括帶有探針的懸臂(cantilever)、壓電掃描器(piezoelectric scanner)、雷射光源及光感測器(photodetector)。AFM 的基本原理是利用探針掃描樣品表面，光感測器接收雷射訊號並偵測探針位置的變化，從而繪製表面形貌圖。AFM 主要有接觸模式(contact mode)、非接觸模式(non-contact mode)和輕拍模式(tapping mode)三種類型，各適用於不同應用場景。其中，輕拍模式(tapping mode)因其提供最高的空間解析度，被廣泛應用於表面形貌分析。
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圖7. 臨場升溫原子力顯微鏡之示意圖，其包含可溫控之試片載台及探針、氣流控制系統、橡膠罩 [12]。 |
在輕拍模式下，懸臂以接近其共振頻率的方式振盪，探針間歇性地與樣品表面接觸。當探針接近樣品時，探針與樣品間的相互作用會降低振盪振幅，壓電反饋系統會調整探針的垂直位置(z軸)，以保持振盪振幅恆定。透過記錄掃描過程中的z軸調整量，可以生成樣品的三維形貌圖，實現高解析度成像。一般來說，輕敲模式 AFM 具有小於 0.1 nm 的垂直解析度，這歸因於壓電元件的高靈敏度，使其足以精確測量銅墊的膨脹量。
基於輕敲模式 AFM 的工作原理，只要確保懸臂的共振頻率和振幅在測量期間保持穩定，即可在升溫環境下運行 AFM。本研究使用Bruker Inc.的Dimension ICON，該裝置包含可加熱樣品台及懸臂、氣體控制系統及橡膠罩，如圖 7所示。本研究的測量範圍從室溫(RT)至200°C，並在每個測試溫度下保持 15 分鐘，以達到熱平衡後再進行掃描，避免熱漂移效應(thermal drifting)[11]。為了減少因探針與樣品表面之間的溫差而產生的誤差，測量時需同時加熱樣品與懸臂至相同溫度。此外，為避免銅墊表面氧化，在測量過程中會持續向橡膠罩內注入穩定流量的氬氣(Ar)。 |
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利用In-situ AFM輔助異質接合製程設計 |
本研究利用in-situ AFM紀錄銅/二氧化矽鑲嵌栓孔在不同溫度下的表面形貌，如圖 8，可發現隨著溫度上升，銅墊的顏色由深棕往淺白變化，顯示銅墊表面高度隨溫度提高而增加。相同的結果亦可以在橫截面之膨脹曲線圖(圖 8b)觀察到。圖 8c顯示銅與二氧化矽表面在不同溫度下之高低差，銅墊於室溫下相較於二氧化矽表面凹陷約6奈米，且在150°C凸出於二氧化矽表面，並在200°C達到約4奈米的凸出量，此結果為首次研究透過直接量測驗證異質接合的機制，即銅墊由凹陷膨脹至凸起。此外，以此銅墊在其凹陷凸起轉換溫度(150°C)下進行接合，可順利完成接合，本研究成功利用in-situ AFM協助異質接合之製程設計。
圖8. 銅/二氧化矽鑲嵌栓孔由室溫量測到200°C之(a)俯視及(b)橫截面表面形貌，(c)銅與二氧化矽表面在不同溫度下之高低差。 |
圖9. 試片於凹陷凸起轉換溫度(150°C)下成功完成接合。 |
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利用奈米晶銅提升其於二氧化矽孔內之熱膨脹量並應用於異質接合 |
在異質接合中，化學機械平坦化(chemical mechanical planarization, CMP)的製程精度直接影響生產良率，然而，隨著尺寸及接點間距的微縮，銅墊膨脹量越發減小，使對CMP精度的要求越來越不實際[10]，因此提升膨脹量成為另一個途徑。相關文獻曾提出透過將銅墊合金化或是額外鍍上一層覆蓋層(capping layer)可以將膨脹量提升約40%[13]，然而此做法可能造成介金屬化合物(intermetallic compound, IMC)的生成或電阻提高，且不符合現有製程。為解決此困境，本團隊使用晶界工程(grain-boundary engineering)的概念，以電鍍製作出奈米晶銅(nanocrystalline Cu, NC-Cu)，且成功使膨脹量提升超過100%[14]。
圖 10為一般銅及奈米晶銅之背向散射電子繞射俯視圖，藉由在電鍍時額外添加晶粒細化劑(grain-refining additive)，銅墊的晶粒大小縮小到約100奈米，由in-situ AFM量測之變溫表面形貌結果(圖 11)中可以觀察到奈米晶銅的膨脹程度相當明顯，由橫截面之膨脹曲線(圖 12)亦可觀察到奈米晶銅之膨脹量較一般銅可提升超過100%。由具統計意義之累積分布圖(圖 13)中亦可看到奈米晶銅之膨脹量皆明顯大於一般銅，顯示其提升異質接合製程窗口的高度潛力。此外，由累績分布圖(圖 13)亦可以得知銅墊膨脹量為常態分布，而膨脹量的下限(lower limit)即為異質接合的製程窗口(process window)，此為模擬較無法提供之重要數值。
圖 10. (a)一般銅及(b)奈米晶銅之背向散射電子繞射俯視圖[14]。 |
圖 11. (a)一般銅及(b)奈米晶銅由室溫量測到200°C之表面形貌[14]。 |
圖 12. 一般銅及奈米晶銅在200°C下之橫截面膨脹曲線[14]。 |
圖 13. 一般銅及奈米晶銅膨脹量之累積分布圖[14]。 |
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技術展望 |
隨著半導體市場的擴展， 3D IC封裝已成為提升晶片效能的關鍵。然而，其中的核心製程－異質接合－仍面臨許多技術挑戰，例如尺寸微縮導致的銅墊膨脹量下降，進而影響接合可靠性與良率。為解決這些問題，本研究團隊利用臨場升溫原子力顯微鏡(in-situ AFM)直接量測銅/二氧化矽鑲嵌栓孔在不同溫度下的表面形貌，獲得具統計意義的銅墊膨脹數據，並確定異質接合的製程窗口。此外，我們透過晶界工程(grain boundary engineering)，成功將銅墊晶粒尺寸縮小至奈米等級，顯著提升其熱膨脹行為，使膨脹量增加超過 100%，且符合現行半導體製程。這項技術的突破顯示其在細間距異質接合中的高度應用潛力。
Reference:
[1] R.W. Keyes, Physical limits of silicon transistors and circuits, Reports on Progress in Physics, 68 (2005) 2701.
[2] M.R. Baklanov, C. Adelmann, L. Zhao, S. De Gendt, Advanced interconnects: materials, processing, and reliability, ECS Journal of Solid State Science and Technology, 4 (2015) Y1-Y4.
[3] W. Arden, M. Brillouët, P. Cogez, M. Graef, B. Huizing, R. Mahnkopf, More-than-Moore white paper, Version, 2 (2010) 14.
[4] C. Chen, D. Yu, K.-N. Chen, Vertical interconnects of microbumps in 3D integration, MRS bulletin, 40 (2015) 257-263.
[5] K. Oi, S. Otake, N. Shimizu, S. Watanabe, Y. Kunimoto, T. Kurihara, T. Koyama, M. Tanaka, L. Aryasomayajula, Z. Kutlu, Development of new 2.5 D package with novel integrated organic interposer substrate with ultra-fine wiring and high density bumps, 2014 IEEE 64th Electronic components and technology conference (ECTC), IEEE, 2014, pp. 348-353.
[6] Y. Kagawa, N. Fujii, K. Aoyagi, Y. Kobayashi, S. Nishi, N. Todaka, S. Takeshita, J. Taura, H. Takahashi, Y. Nishimura, Novel stacked CMOS image sensor with advanced Cu2Cu hybrid bonding, 2016 IEEE International Electron Devices Meeting (IEDM), IEEE, 2016, pp. 8.4. 1-8.4. 4.
[7] E. Beyne, S.-W. Kim, L. Peng, N. Heylen, J. De Messemaeker, O.O. Okudur, A. Phommahaxay, T.-G. Kim, M. Stucchi, D. Velenis, Scalable, sub 2μm pitch, Cu/SiCN to Cu/SiCN hybrid wafer-to-wafer bonding technology, 2017 IEEE International Electron Devices Meeting (IEDM), IEEE, 2017, pp. 32.34. 31-32.34. 34.
[8] S. Furuse, N. Fujii, K. Kotoo, N. Ogawa, S. Saito, T. Yamada, T. Hirano, Y. Hagimoto, H. Iwamoto, Behavior of Bonding Strength on Wafer-to-Wafer Cu-Cu Hybrid Bonding, 2022 IEEE 72nd Electronic Components and Technology Conference (ECTC), IEEE, 2022, pp. 591-594.
[9] M.-K. Kim, S. Park, A. Jang, H. Lee, S. Baek, C. Lee, I. Kim, J. Park, Y. Jee, U.-B. Kang, Characterization of die-to-wafer hybrid bonding using heterogeneous dielectrics, 2022 IEEE 72nd Electronic Components and Technology Conference (ECTC), IEEE, 2022, pp. 335-339.
[10] H.-E. Lin, W.-L. Chiu, H.-H. Chang, Y.-T. Yang, C. Chen, Revealing challenges of downscaling effects on Cu thermal expansion in advanced hybrid bonding using in-situ AFM, Applied Surface Science, (2025) 162539.
[11] B. Bhushan, Nanotribology and nanomechanics: an introduction, Springer, 2008.
[12] H.-E. Lin, D.-P. Tran, W.-L. Chiu, H.-H. Chang, C. Chen, In-situ measurement of thermal expansion in Cu/SiO2 hybrid structures using atomic force microscopy at elevated temperatures, Applied Surface Science, 662 (2024) 160103.
[13] S. Dag, M. Liu, L. Jiang, A. Kiaee, G. See, P. Lianto, B. Ayyagari-Sangamalli, E.M. Bazizi, Development of copper thermal coefficient for low temperature hybrid bonding, 2023 IEEE 73rd Electronic Components and Technology Conference (ECTC), IEEE, 2023, pp. 342-349.
[14] H.-E. Lin, D.-P. Tran, W.-L. Chiu, H.-H. Chang, C. Chen, Enhanced thermal expansion with nanocrystalline Cu in SiO2 vias for hybrid bonding, Applied Surface Science, 672 (2024) 160784.
