どのような製品にも寿命というものがあり、次世代の製品が出るまで数年間壊れずに使用できれば、その製品は信頼性が高いと言えます。逆に、信頼性が低いと使用時間が製品本来のレベルに達しません。 では、製品の信頼性をどうやって測るかというと、基本的には電圧や電圧などの使用環境の条件を考慮することになります。温度、湿度、または環境中の不利な要因を故障モデルに代入することで耐用年数を見積もることができます。
私たちが住んでいる環境では、静電気はどこにでも存在する凶器であり、静電気を完全に防ぐことはできないため、集積回路内を流れる電荷を逃がすために、IC 設計ではピンの隣に静電気の放電(静電気放電) 回路を設計することになります。放電(Electrostatic Discharge ,ESD) 保護回路は、建物の屋上に避雷針を設置し、建物に雷が落ちたときに電気を迂回させ、建物内の電気機器が故障しないようにする目的と同じです。さらに、コンポーネント構造の特性上、いわゆるラッチアップ (Latch-up, LU) 効果により、動作中に集積回路に大電流が流れ、機能上の問題が発生したり、チップに永久的な損傷を与えたりすることがあります。 LU の問題を回避するには設計も必要です。
ESDとLUの保護機能を検証するための最初のトピックは、専用の試験機を使用し、国際規格で定義された条件と手順に従って、ESD と LU における 集積回路の信頼性を確認する方法です。回路部品が ESD および LU テストに合格せず、その原因が判明した場合、チップ設計をどのように改善するかが2 番目の問題になります。この記事では、この 2 つのトピックに焦点を当てて、 ESD および LU テストの前の準備、判断基準、およびコンポーネント障害後の問題の真の原因を分析するプロセスについて説明します。
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試験前の情報の準備 |
初めてESD および LU テストを実施する 前に遭遇する一般的な問題は、テスト計画をどのように計画して実行するか、テスト計画をテスト プロジェクト マネージャーにどのように伝達するかということであり、両者間のコミュニケーション効率を向上させるために、以下のトピックに基づいて情報を提供できます。
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テスト仕様書 |
試験を実施する前に、従うべき国際規格や仕様を設定する必要がありますが、仕様の策定には独自の理論的根拠があるため、ESD/LU試験検証に合格することは、顧客の信頼と使用保証を獲得することを意味します。以下は、さまざまな試験項目とそれに対応する国際規格です。
1.HBM:
MIL-STD: コンポーネントの種類と一部のドライバー IC
AEC-Q100 または AEC-Q101: 車載用部品
JEDEC: その他のコンシューマ製品仕様
2.CDM ：
ANSI/ESD SP5.3.2: これは SCDM テスト仕様です。
現在、少数のドライバーIC顧客および指定された顧客だけが SCDM をテストします 。
AEC-Q100 または AEC-Q101:車載用部品
JEDEC: 旧仕様 JESD22-C101F と新仕様 JS-002-2022 ほとんどの製品は 民生用製品にJEDEC を使用しており、
最新のJS-002-2022に従うことをお勧めします 。
3.LU :
JESD78F: 消費者向け製品
AEC-Q100: 車載用部品
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試験条件 |
- HBM: 500V から開始し、1KV、2KV、4KV、8KV の順で推奨。
- CDM: JEDEC の安全規格は 500V ですが、AEC-Q100 ではコーナー ピンの規格も 750V に引き上げられます (図 1)。推奨される電圧テスト レベルは、250V、500V、750V、1000Vです。
- LU: 基本的に、仕様によれば、信号ピンは +100mA / -100mA だけでよく、電源ピンは1.5*VDDmax でなければなりません。業界では 1 レベル上げて 200mA までテストすることに慣れています。さらに、動作条件を設定するには、定格電圧と制限値を指定する必要があります。
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図 1 BGA パッケージ ピンのコーナー ピン図。左の図は コーナーピンの設計で、その位置は赤丸で囲われています。このピンの CDM テスト規格は 750V に達する必要があります。右の図は、コーナーピン を取り外したデザインです。 |
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試験片の数 |
HBM /CDM / LU: 仕様によれば、各テスト条件データに 3 つの サンプルが必要であることが推奨されています。
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ICパッケージ外形図(POD) |
評価や解析の時間や条件設定を容易にするために、テストピンの名前、ピンの種類(入力/出力/IO/電源/GND) と配置位置を提供する必要があり 、テストフィクスチャを作成するための基礎でもあります。
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HBM テストセット |
MIL-STD 仕様を選択すると 、表 1 の最初の列にある 4 つのテストの組み合わせをすべて選択でき、この仕様では各パワードメインの電源/グランドを相互に接続できます。JEDEC 仕様を選択する場合 、Table2A または 2Bの選択があり、同じパワー ドメインの電源/グランドは並列接続できますが、異なるパワードメインの電源/グランドは相互に接続できません。すべてのIOピンがさまざまなパワードメイン でに達するものを Table 2Bに示します 。一方、 IOピンが属する電源/グランド 上でのみESD に達するものをTable 2Aに示します 。最も厳しいテスト条件を使用する必要があり、どのテストの組み合わせまたは車載仕様検証を使用すべきかが不明な場合は、 Table2Bを使用することをお勧めします。車載用 AEC-Q100認証に関しては、パッケージのピン数が6 以下の場合 、 2 つの ピンの配置と組み合わせを検証する必要があります。
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表 1 最初の行は IO と Power /Ground の間のテストの組み合わせを示し、2 番目と 3 番目の行は使用する仕様を示します。 |
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LU の特別なテスト要件 |
LU試験の目的は、大電流が励起されるような異常な信号干渉が発生するかどうかを観察することであるため、設定した試験条件と実際の環境で何が起こるかを考慮した上で、特定の条件を選択してLU試験を行う場合もあり ます。以下に説明するようにテストします 。
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高温試験 |
高温下ではリークが増加するため、寄生SCRが生じやすく、LU 効果が発生する ため、常温と高温（最高動作温度または製品仕様の Tj 温度による）の二つのテスト環境を選択できます。AEC 仕様では高温テストが義務付けられています。
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静止電流 |
ハイ パフォーマンス コンピューティング(HPC) IC は 静止電流が高く 、そのようなIC の市場シェアが 徐々に増加するにつれて、LU テスト マシンは高電流要件を満たすことができなくなり、 高電流LU治具をカスタマイズする必要があります。
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パターン |
一般に、 ICのLU テストは静的テスト、つまり入力電圧と電流が固定値ですが、実際の IC の 動作は動的であり、入出力ピンの高電圧と低電圧は周期的に変化します。 LUテストのパターンは、 IC の動作をシミュレートするもので 、動的入力下での LU の実際の動作動作をシミュレートします。
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試験の合否判定基準 |
仕様によれば、 HBMおよび CDMは 、 ESD 損傷による故障現象を捉える ために、パラメトリックテスト (Parametric Testing) と機能テスト(Functional Testing)を含む完全なテスト項目をテストする必要があります。パラメータ試験では、自動試験機(ATE)で電源端子のオープン/ショート(OS)、リーク、静止電流を測定しますが、 ESD試験機を使用して試験前後の違いを比較する と、リアルタイムのESD テストは 2 つの方法で測定できます。1 つは、電流が1uAに等しいときの電圧 です。図 2 に示すように、前後の差が30% 未満の場合、 ESD テストは合格します 。 2 つ目は包絡線 (Curve Compare Envelope) で、 ESD テスト前の IV 曲線を基準として、テストされた最大電圧と電流の プラスまたはマイナス10% を調整値として取り、このプラスまたはマイナスの値をテスト前の IV 曲線に加算することで、図 3 に示すように、合格範囲を取得でき、テスト後の IV が この範囲内にあれば ESD 検証は合格します。
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図 2: Z apの前後のIV変化1uAでの電圧変化が30%以上に達した場合、このピンはESD Fail であると判断されます。 |
図 3 は包絡線の模式図であり、 Z ap以降 IV 曲線が緑色の線で規定された範囲を超えた場合、このピンはESD Fail であると判断されます。 |
LU の合格 判定基準は、測定前の電流が INOMの場合、 1.4xINOM と INOM+10mA を最大値とし、この値未満であれば合格とします。
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ESD検証失敗の分析と解決策 |
ESD 故障の原理と経験によれば 、静電気の放電によって発生する過電流または過電圧がコンポーネントの許容範囲を超えると、コンポーネントの焼損が発生します。コンポーネントの焼損の種類は放電経路によって異なり、ジャンクションリーク、ゲート酸化膜破壊、ドレインとソース間の故障、または 2 つの異なるコンポーネント間の故障があります。焼損が深刻な場合、上部の金属層にまで広がります。焼損箇所を特定するには、基本的にエミッション顕微鏡Photon Emission Microscopy (PEM、一般にEMMIとして知られています) を使用するのが適しています。抵抗変化を検出できるOBIRCHも、さらに確認が必要な場合に検討すべきツールです。
静電気による焼損箇所は、一般に、発生する回路に応じて、ESD 回路 (IO セル)と内部回路の2 つのカテゴリに分類できます。IO セルの 焼損は、 ESD 回路が静電気による内部回路の破壊を防ぐ役割を果たしていると解釈できますが、ESD 回路の許容値を超える過電流が流れて 焼損する もの であり、パラメータ試験のピンに異常があるので、焼損箇所を見つけるのは比較的簡単です。
静電気の放電(ESD)が予想される導電性IOセルに従わず 、他の最速かつ最も脆弱な経路に従う場合、内部回路が損傷する可能性があります。この場合、位置決めツールを使用して検出する必要があります。コンポーネントが焼損した場合、これを防ぐためのさらなる設計を行うために、放電経路を把握する必要があります。
上記の簡単な説明を要約すると、焼損したコンポーネントまたは回路を確認するには、次のようないくつかのオプションがあります。
- 損傷した回路がIO セルにあることがわかっている場合は、図 4 に示すように、Total Delayer を実行して光学顕微鏡(OM)または走査型電子顕微鏡(SEM)で観察することで、すぐに確認できます。
- EMMI またはOBIRCHを使用して、輝点が位置するコンポーネントを見つけます。場合によっては、IC設計および開発エンジニアは、輝点に対応するコンポーネントに基づいてESD故障モデルを推測し、図5に示すように、設計を改善することができます。
- 上記に続いて、正確な故障メカニズムを検証するために、下部のコンタクト/ポリ/AAが露出し、バーンイン現象が観察されるまでメタル層を一層ずつ除去することができます。また、ゲート酸化膜ピンホールを確認するために、特にCDM故障実験では、図6に示すように、特別なサンプル調製が必要になることもあります。
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図 4 内部回路に損傷を与えるESD の経路 |
図 5 IO セル の典型的なESD 損傷 |
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図 7 ESD回路のバーンアウトの遅延層ごとの観察 |
図 6裏面EMMIにより検出されたロジック回路のESD故障の輝点
上記のESD破壊解析プロセスで非常に重要な目的は、放電経路を確認することであり、この要件の下で、静電気放電故障のモデルを確立し、電流密度を下げるためにコンタクトを増やすなど別の導通経路を設計し、電流制限抵抗器を設計することで、過電流による焼損を避けることができます。
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LU検証失敗の分析と解決策 |
LU は、外部干渉信号によって寄生 SCR 素子がトリガーされ、過剰な電流が発生して機能上の問題を引き起こすことで発生します。したがって、 LU 解析の最初のステップは、寄生 SCR 素子がどこにあるかを特定することです。LU が発生すると 、過剰な電流によってチップの深刻な焼損を引き起こす可能性があります。焼損位置は電気的位置決めツールを使用して簡単に見つけることができますが、焼損位置は大電流の経路であり、必ずしも寄生箇所であるとは限りません。 SCR 素子が存在するため、バーンアウトの本当の原因を見つけるのは容易ではありません。
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SCRが動作すると、EMMIは部品の動作時に発光する光を検出できるため、LU 現象による大電流がチップにダメージを与えなければ、LUが検出する条件下でEMMIによる位置決めを行うことができます。寄生SCR成分の位置を把握し、さらに対応するレイアウト位置で p-n-p-nの構造を確認し、この構造の 寄生SCR構造図を描き、LU生成の原理から、どのような影響がLU現象を引き起こすかを理解することです。 どこかのシート抵抗 (Sheet Resistance) が高すぎる、または特定のノードがフローティングしているなど、故障モデルを推測することで、LU 問題を簡単に解決できます。その理由は図8を参照してください。 |
図 8: CMOS構造でのp-n-p-nの導通構造を求め、SCR回路に適用します |
製品開発段階では、ESDおよびLUのテストと分析が不可欠です。この記事の検証プロセスに従うことで、認証の問題を迅速に解決できます。その他の特別な条件がある場合は、より詳細な分析のために弊社の専門スタッフにご連絡ください。
